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公开(公告)号：CN113655989B
公开(公告)日：2022-08-19
申请号：CN202110970942.2
申请日：2021-08-23
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G06F7/52
摘要： 一种用于存内计算的乘法器数字电路、芯片、电子设备，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：输入缓冲电路、存内运算存储单元、以及输出缓冲电路；存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元用于写入权值，传输单元用于实现权值与数字信号的乘法运算，并将得到的运算结果传送给输出缓冲电路。利用本发明方案，可以减少存内计算所需晶体管的数量，进而减小存储器的体积。
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公开(公告)号：CN114337708A
公开(公告)日：2022-04-12
申请号：CN202111675300.6
申请日：2021-12-31
申请人： 苏州兆芯半导体科技有限公司
摘要： 本申请提供的数据传输电路、方法和芯片，该电路包括：第一数据接收模块和时钟数据提供模块，第一数据接收模块中包括时钟数据恢复模块，时钟数据提供模块和时钟数据恢复模块连接；第一数据接收模块，用于接收从其他数据传输电路中的第二数据发送模块发送的第一数据；时钟数据恢复模块，用于从第一数据中恢复出其他数据传输电路对应的第一时钟信息；时钟数据提供模块，用于根据第一时钟信息校准时钟数据提供模块对应的第二时钟信息，以使数据传输电路根据校准后的第二时钟信息对第一数据进行解析。该电路能够降低了置板难度，提高了时钟数据的抗干扰能力，以及降低测试难度，提高了数据传输电路的可测性。
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公开(公告)号：CN113345484A
公开(公告)日：2021-09-03
申请号：CN202110705287.8
申请日：2021-06-24
申请人： 苏州兆芯半导体科技有限公司
摘要： 本发明提供了一种数据运算电路及存算一体芯片，该数据运算电路包括译码电路、查询表阵列。译码电路包括被乘数输入端、乘数输入端、译码输出端；被乘数输入端的位宽为N1，输入2N1种被乘数；乘数输入端的位宽为N2，输入2N2种乘数；译码输出端的位宽为2N1+N2，输出2N1+N2种译码输出信号，每种译码输出信号对应一种被乘数和乘数组合。查询表阵列包括与译码输出端连接的存储阵列、以及读出电路；存储阵列中存储有2N1+N2种运算结果，每种运算结果为一种被乘数和乘数组合相乘所得的运算结果；读出电路用于读取存储阵列中和该种译码输出信号对应的运算结果。减少打开字线根数，减少对写操作的干扰。无需进行大量的运算，缩短运算周期，减少能耗，提高运算效率。
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公开(公告)号：CN102723110B
公开(公告)日：2015-06-24
申请号：CN201210241039.3
申请日：2012-07-12
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G11C11/419
摘要： 本发明提供了一种写余量控制电路，包括时序电路、普通字线驱动电路、虚拟字线驱动电路、信号产生电路，还包括控制电路，其中，控制电路包括至少两个调整管，每个调整管串接在外接电源Vcc与虚拟字线驱动电路中的第一P型MOS管的源极之间，通过控制所述调整管的开关状态，控制虚拟字线驱动电路的输出端的电压变化，当所述虚拟字线驱动电路的输出端的电压达到所述信号产生电路的阈值电压时，所述信号产生电路产生周期结束信号，结束写操作。本申请能够通过调节不同调整管的开启和关断状态，进而调节虚拟字线驱动电路的输出端的电压，进而控制写周期的余量，实现了当静态随机存储器模块列数目较大时，延时t1满足所有存储单元的写入需求。
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公开(公告)号：CN114187948A
公开(公告)日：2022-03-15
申请号：CN202111514757.9
申请日：2021-12-10
申请人： 苏州兆芯半导体科技有限公司
摘要： 本申请提供了一种只读存储器阵列结构，包括m*n个呈矩阵排列的存储单元、m条字线及n条位线，其中，m以及n为大于或等于1的自然数。每一存储单元包括栅极、源极和漏极；所述m条字线与m行存储单元一一对应；所述n条位线与n列存储单元一一对应，且每条位线与对应列的存储单元的漏极连接；其中，每一存储单元的源极接地；根据每一存储单元存储的数据为“0”还是“1”，每一存储单元的栅极与对应的字线连接或者接地。本申请还提供一种芯片以及包括所述芯片的电子设备。本申请还提供一种编码方法。本申请可以可有效减小字线的负载，提高存储性能。
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公开(公告)号：CN113889158A
公开(公告)日：2022-01-04
申请号：CN202111176583.X
申请日：2021-10-09
申请人： 苏州兆芯半导体科技有限公司
摘要： 本申请实施例提供的一种基于SRAM的存内计算电路、装置及电子设备，所述电路包括包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；第一传输单元的第一控制端与SRAM存储单元内锁存器的第一输出端连接，第一传输单元的第二控制端与第一位线连接，第一传输单元的第一端与逻辑运算单元的第一输入端及第三位线连接；第一传输单元的第二端接地或接电源；第二传输单元的第一控制端与SRAM存储单元内锁存器的第二输出端连接，第二传输单元的第二控制端与第二位线连接，第二传输单元的第一端与逻辑运算单元的第二输入端及第四位线连接；第二传输单元的第二端接地或接电源。用以降低实现难度。
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公开(公告)号：CN111986719A
公开(公告)日：2020-11-24
申请号：CN202010945894.7
申请日：2020-09-10
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G11C11/413
摘要： 本发明实施例提供一种电流确定方法，应用于存储设备，存储设备包括至少两个存储单元，包括：在至少两个存储单元中确定M个第一单元和N个第二单元，M个第一单元用于驱动N个第二单元执行读写操作，M和N分别为大于1的整数；确定驱动N个第二单元读写正确所需的第一单元的最小个数P，P为整数，1≤P≤M；根据最小个数P和存储单元对应的预设电流，确定存储单元的写入电流。用于降低功耗和成本，简化存储设备的电路结构，降低存储设备的芯片设计面积，适用于实际的存储设备产品中。
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公开(公告)号：CN102708918B
公开(公告)日：2015-02-18
申请号：CN201210212874.4
申请日：2012-06-26
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G11C11/417
摘要： 本发明揭示了一种SRAM的读出电路，其包括放大电路模块，钳位电路模块，推挽电路模块，选择输出电路模块，输出电路模块；所述放大电路模块放大并输出SRAM阵列块中数据，包括灵敏放大器，灵敏放大器的SA输入端接灵敏放大器使能控制信号和灵敏放大器选择信号，两个SA输出端所在的第一PMOS管和第二PMOS管的漏极分别共接于第一、第二输出接点，所述钳位电路模块在有效信号来之前将第一、第二输出接点的电位拉伸至低电平，所述推挽电路模块将第一、第二输出接点的电位进行取相反的处理后选择输出；本发明SRAM的读出电路提高了电路的读取速度及电路的稳定性，缩小了电路的版图面积。
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公开(公告)号：CN104123966A
公开(公告)日：2014-10-29
申请号：CN201310148204.5
申请日：2013-04-26
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G11C29/08
摘要： 本发明公开了一种基于自动地周期性读操作的读取速度测量电路，其包括至少两个SRAM，两个以上的SRAM为完全相同的同步上升沿触发SRAM，每个单独的SRAM包括读地址Address、输出数据DO端和时钟CK端，所述SRAM为需要测量的SRAM，所述读地址Address和输出数据DO相互连接，至少两个SRAM的DO端和时钟CK端之间设置有边沿产生上升沿电路，所述边沿产生上升沿电路输出的上升沿信号在经过一定的时间后跳变为低电平。其测量精度高；测量电路设计简单；测量程序开发简单；测量时间和工作量减少。
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公开(公告)号：CN103106925A
公开(公告)日：2013-05-15
申请号：CN201310000514.2
申请日：2013-01-04
申请人： 苏州兆芯半导体科技有限公司
摘要： 本发明揭示了一种串联ROM单元及其读取方法，所述ROM单元至少包括通过背靠背方式相接的第一存储单元组和第二存储单元组，所述第一存储单元组和第二存储单元组的结构相同，所述第一存储单元组包括串联连接的第一MOS管和第二MOS管，所述第一MOS管的漏极和第二MOS管的漏极分别通过可编程的方式连接至第一位线和第二位线上，所述第一MOS管和第二MOS管的栅极分别连接至第一字线和第二字线上，在读取此串联ROM单元所对应的信息时，只需通过第一位线和第二位线就可以直接读取出该信息，这样就实现了4个MOS管共用一个源端VSS，减少了由于工艺规则带来的空间浪费，从而节约了面积。
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