公开(公告)号：CN118351909A

公开(公告)日：2024-07-16

申请号：CN202410778744.X

申请日：2024-06-17

申请人： 浙江力积存储科技有限公司

发明人： 汪佳峰

IPC分类号： G11C11/406 ,  G11C11/408 ,  G11C11/4094

摘要： 本公开实施例提供的存储器字线刷新方法、激活方法、装置、设备和介质，包括：响应于接收到的刷新指令，获取刷新地址；根据各内存阵列中与刷新地址中第一区域包括的地址位所对应的地址的字线的状态信息，确定目标内存阵列；根据刷新地址中第二区域包括的地址位所对应的地址，确定目标字线区块和目标冗余字线区块；根据刷新地址中第一区域包括的地址位所对应的地址，确定目标字线；根据刷新地址中第一区域包括的地址位所对应的地址与子字线区块包括的地址的对应关系，在目标冗余字线区块中确定目标冗余字线；对目标内存阵列的目标冗余字线区块的目标冗余字线进行刷新，对除目标内存阵列外的其它内存阵列的目标字线区块的目标字线进行刷新。

公开(公告)号：CN118277289A

公开(公告)日：2024-07-02

申请号：CN202410709201.2

申请日：2024-06-03

申请人： 浙江力积存储科技有限公司

发明人： 冯家焕 ,  崔敏守

IPC分类号： G06F12/0811 ,  G06F5/06

摘要： 本公开实施例提供的数据输出方法、装置、设备和介质，包括：接收输入数据和输入数据的优先级信息；将输入数据缓存至缓存队列，将输入数据的优先级信息存储至优先级队列；响应于接收到的时钟信号，将缓存队列中第一个缓存位的输入数据发送至FIFO队列，并将FIFO队列中第一个缓存位的输入数据输出；在时钟信号的一个时钟周期内，根据缓存队列中各输入数据的优先级信息，调整缓存队列中各输入数据的缓存位，得到目标缓存队列。通过在FIFO存储器中设置缓存队列和优先级队列，实现将高优先级的输入数据更快的被传输出去。

公开(公告)号：CN118053468B

公开(公告)日：2024-06-21

申请号：CN202410438335.5

申请日：2024-04-12

申请人： 浙江力积存储科技有限公司

发明人： 金峻虎 ,  何坤 ,  马骏梁

IPC分类号： G11C11/4074 ,  G11C11/4091 ,  G11C11/4094

摘要： 本发明公开了一种动态随机存储器读写操作结构，包括为感测放大器进行供电的电压模块，所述电压模块包括过驱动电压模块以及驱动电压模块；所述驱动电压模块以及过驱动电压模块上均设置有开关器件；命令组合电路，包括与驱动电压开关器件连接的驱动电压控制电路、与过驱动电压开关器件连接的过驱动电压控制电路；所述驱动电压控制电路、过驱动电压控制电路产生用以触发所述开关器件导通的驱动电压控制信号以及过驱动电压控制信号以及接地控制信号。通过命令控制电路控制在读、写操作时，输出不同的控制信号进而控制为感测放大器供电的电源类型，本发明能够有效降低感测放大器的使用功耗。

公开(公告)号：CN117854557B

公开(公告)日：2024-05-07

申请号：CN202410224439.6

申请日：2024-02-29

申请人： 浙江力积存储科技有限公司

发明人： 金峻虎 ,  裴晓平

IPC分类号： G11C11/4074 ,  G11C11/408 ,  G11C11/4094

摘要： 本公开的实施例提供一种存储阵列及驱动存储阵列的方法。存储阵列包括读操作控制电路和多个半导体存储装置。读操作控制电路包括信号产生电路、第一和第二开关电路。信号产生电路根据读操作指示信号、地址信号和第一控制信号生成第二和第三控制信号、列选信号和次级放大信号。第三控制信号在第一控制信号有效期间在读操作指示信号翻转为有效电平之后翻转为有效电平并在列选信号翻转为无效电平之后翻转为无效电平。列选信号在第三控制信号翻转为有效电平之后翻转为有效电平。次级放大信号在列选信号翻转为有效电平之后翻转为有效电平并在列选信号翻转为无效电平之后翻转为无效电平。第二开关电路在第三控制信号有效期间输出高于第一电压的第二电压。

公开(公告)号：CN117711458A

公开(公告)日：2024-03-15

申请号：CN202410169006.5

申请日：2024-02-06

申请人： 浙江力积存储科技有限公司

发明人： 金峻虎 ,  胡彬

IPC分类号： G11C11/4074 ,  G11C11/408 ,  G11C11/4094

摘要： 本公开的实施例提供一种半导体存储装置及降低其写恢复时间的方法、存储阵列。半导体存储装置包括第一和第二存储单元、控制信号产生电路、第一至第四开关电路、感测放大器。控制信号产生电路根据第一控制信号和列选信号生成第二和第三控制信号。第二控制信号在第一控制信号处于有效电平且列选信号翻转为无效电平时翻转为有效电平并维持处于有效电平达第一时间段。第三控制信号在第一控制信号翻转为有效电平时翻转为有效电平，在列选信号翻转为无效电平时翻转为无效电平并维持处于无效电平达第一时间段。第一开关电路在第三控制信号处于有效电平时向感测放大器提供第一电压。第二开关电路在第二控制信号处于有效电平时向感测放大器提供第二电压。

公开(公告)号：CN117437953B

公开(公告)日：2024-03-12

申请号：CN202311726281.4

申请日：2023-12-15

申请人： 浙江力积存储科技有限公司

发明人： M·亚历山大 ,  上官朦朦

IPC分类号： G11C11/413

摘要： 本发明公开一种读取等待时间反馈电路、反馈方法，包括两分频器，对第一和第二时钟信号分频生成两组分频信号对，两移位寄存器，根据两组分频信号对，对指令数据进行锁存，和生成两组时钟指针，两组时钟指针经过延时复制电路反馈，得到对应两组反馈时钟指针；两指令缓存单元，分别以时钟指针地址和反馈时钟指针为输入和输出指针地址还包括：判断触发器，该判断触发器由第二反馈时钟指针的首位进行触发，以第一分频信号或第二分频信号中的一路作为输入，生成判断信号；两个第一选择器，根据所述判断信号，各自响应分频数据信号，以择一选择指令缓存单元输出分频数据信号，在高频工作场景下，延长锁存时间的同时，解决时钟和数据信号不对应的问题。

公开(公告)号：CN117316227A

公开(公告)日：2023-12-29

申请号：CN202311597666.5

申请日：2023-11-28

申请人： 浙江力积存储科技有限公司

发明人： 上官朦朦 ,  赵君鹏

IPC分类号： G11C11/4063

摘要： 本发明公开了一种读取等待时间延时反馈电路、反馈方法，其是增设了一组延时复制电路以及两个移位寄存器，将对应输出指针地址的移位寄存器的首位输出通过该延时复制电路进行反馈，生成一个信号对另一个移位寄存器进行重置，以实现两移位寄存器生成的输入和输出指针间的延迟与延时锁相回路中的时钟延迟保持一致，另一方面，两个移位寄存器生成的指针地址分别对应指令寄存器的输入和输出，这样，仅用单根延迟线即可实现时钟信号和数据信号保持相同的延迟，在输入和输出上保持同步，从而显著降低延迟线失配的可能性，提高系统运行稳定性。

公开(公告)号：CN116913343B

公开(公告)日：2023-12-26

申请号：CN202311177197.1

申请日：2023-09-13

申请人： 浙江力积存储科技有限公司

发明人： 俞剑 ,  亚历山大

IPC分类号： G11C11/413

摘要： 本公开的实施例提供一种激活预充电反馈电路和存储器，激活反馈模块，接收激活触发信号和激活库地址，根据激活触发信号和激活库地址，生成库激活反馈信号；预充电反馈模块，接收预充电触发信号和与预充电触发信号对应的预充电库地址，根据预充电触发信号和预充电库地址，生成库预充电反馈信号；信号产生模块，接收库激活反馈信号或库预充电反馈信号，在接收到库激活反馈信号和与库激活反馈信号对应的存储库的预充电信号时，输出与库激活反馈信号对应的存储库的预充电触发信号至预充电反馈模块，以及，在接收到库预充电反馈信号和与库预充电反馈信号对应的存储库的激活信号时，输出与库预充电反馈信号对应的存储库的激活触发信号至激活反馈模块。

公开(公告)号：CN116741225B

公开(公告)日：2023-11-24

申请号：CN202311006147.7

申请日：2023-08-10

申请人： 浙江力积存储科技有限公司

发明人： 秦彬瑜 ,  赵高伟

IPC分类号： G11C11/4074 ,  G11C11/408

摘要： 本公开的实施例提供一种时钟校正电路和存储器，包括：延迟锁相环电路和占空比校正电路；其中，延迟锁相环电路，接收外部时钟信号和反馈时钟信号，并根据外部时钟信号和反馈时钟信号的相位差，调节延迟锁相环电路中的第一可调延迟电路，以使反馈时钟信号与所述外部时钟信号在每个时钟周期的初始相位相同，以及输出内部时钟信号至占空比校正电路；占空比校正电路，根据接收的延迟锁相环电路输出的内部时钟信号，确定内部时钟信号对应的占空比，并根据占空比调整占空比校正电路中的第二可调延迟电路，以使内部时钟信号的占空比为预设占空比；其中，相位差和占空比均为数字信号，以实现对相位和占空比的快速调节。

公开(公告)号：CN117079695A

公开(公告)日：2023-11-17

申请号：CN202311314457.5

申请日：2023-10-11

申请人： 浙江力积存储科技有限公司

发明人： 俞剑 ,  杨子岳

IPC分类号： G11C17/16

摘要： 本公开的实施例提供一种用在存储阵列中的熔断器单元及其处理方法、存储阵列。熔断器单元包括多个第一熔断器组和至少一个第二熔断器组。每个第一熔断器组包括N个熔断器。每个第一熔断器组能够存储一个缺陷存储地址并且与一个冗余存储地址相关联。第一熔断器组被设置成不存储第一缺陷存储地址。第一缺陷存储地址的值等于第一熔断器组的默认值。在第一熔断器组的值不等于默认值时与第一熔断器组相关联的冗余存储地址用于替换第一熔断器组所存储的缺陷存储地址。每个第二熔断器组包括至少2个熔断器。每个第二熔断器组与一个冗余存储地址相关联。在第二熔断器组的值等于第一指示值时，与第二熔断器组相关联的冗余存储地址用于替换第一缺陷存储地址。