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公开(公告)号：CN113629046B
公开(公告)日：2025-03-28
申请号：CN202110371208.4
申请日：2021-04-07
Applicant: 桑迪士克科技股份有限公司
Abstract: 提供一种设备，所述设备包含：裸片堆叠，所述裸片堆叠具有安置于衬底上方的第一裸片和第二裸片；以及电容器裸片，所述电容器裸片在所述裸片堆叠中安置于所述第一裸片与所述第二裸片之间。所述电容器裸片包含多个集成电路电容器，所述集成电路电容器被配置成选择性地耦合在一起以形成耦合到所述第一裸片和所述第二裸片中的至少一个的期望电容器值。
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公开(公告)号：CN112992214B
公开(公告)日：2025-03-28
申请号：CN202110249003.9
申请日：2016-10-24
Applicant: 桑迪士克科技股份有限公司
Abstract: 本公开的实施例总体上涉及数据储存和计算机存储系统，更具体地涉及SOT‑MRAM芯片结构。SOT‑MRAM芯片结构包括多个引线、多个存储器单元以及多个晶体管。引线可以由具有大自旋‑轨道耦合强度和高电阻率的材料制成。每个单独的引线可包括多个第一部分和与第一部分区分开的多个第二部分。第二部分的电阻率小于第一部分的电阻率，所以引线的总电阻率减小，导致改进的功率效率和信噪比。
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公开(公告)号：CN114464232B
公开(公告)日：2025-03-25
申请号：CN202011237818.7
申请日：2020-11-09
Applicant: 桑迪士克科技股份有限公司
Abstract: 本发明提供了用于检测存储器设备中的短路并且具体地检测字线与沟道短路以及在NAND串顶部处的位线触点之间的短路的装置和技术。短路检测操作包括沟道预清洁阶段，该沟道预清洁阶段对非短路NAND串的沟道放电，同时使短路NAND串的位线升压，之后是位线预充电阶段，该位线预充电阶段使非短路NAND串的位线升压，之后是位线放电阶段，该位线放电阶段使非短路NAND串的位线放电，之后是感测阶段，该感测阶段将短路NAND串识别为处于编程状态或非导电状态。
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公开(公告)号：CN119631182A
公开(公告)日：2025-03-14
申请号：CN202380044301.1
申请日：2023-10-20
Applicant: 桑迪士克科技股份有限公司
IPC: H01L23/522 , H01L23/528 , H10D80/30 , H01F17/00
Abstract: 一种半导体器件包括形成有硅通孔(TSV)的半导体管芯。通过在多个接触焊盘处形成电感环路的线圈来将TSV耦接到半导体管芯的表面中的接触焊盘。这些电感环路用于使电容沿传输线分布在每个接合焊盘处，这种电容分布使得可以显著地增加半导体管芯的读/写带宽。
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公开(公告)号：CN119563174A
公开(公告)日：2025-03-04
申请号：CN202380043207.4
申请日：2023-10-19
Applicant: 桑迪士克科技股份有限公司
Inventor： M·H·克拉普曼
IPC: G06K19/077
Abstract: 本文公开了一种智能卡设备，其提供印刷在PCB的一部分上的总线接口，例如USB‑C总线接口，该PCB形成该智能卡设备的基底层。该智能卡设备可以提供该总线接口，而不必安装传统插口。通过充分利用该PCB的该一部分以提供印刷总线接口且排除该传统插口，可使用公知的PCB制造技术容易地制造该总线接口，同时显著地降低制造成本。此外，该智能卡设备可以具有符合已知卡形状因数标准的厚度，从而使得该智能设备能够适配在标准钱包内。为了增强该PCB的该一部分免受磨损的耐久性，可以将金属芯添加到该PCB作为附加层。该一部分也可以用边缘电镀来加强。
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Patent Agency Ranking
公开(公告)号：CN119498030A
公开(公告)日：2025-02-21
申请号：CN202380043303.9
申请日：2023-10-17
Applicant: 桑迪士克科技股份有限公司
Inventor： G·P·R·阿姆贝卡 , 马赫什·A , K·安贾尼尤鲁
IPC: H10D80/30 , H01L23/04 , H01L23/42 , H01L23/32 , H01L23/498 , H01L23/367 , H10B80/00
Abstract: 一种半导体器件封装件包括第一衬底和电连接到该第一衬底的接收端口。第一半导体裸片电连接到该第一衬底并且直接安装在该第一衬底上。第二衬底经由对应的接收端口电连接到该第一衬底并且被取向成大致垂直于该第一衬底。第二半导体裸片电连接到该第二衬底并且直接安装在该第二衬底上。壳体基本上包封上述部件中的每一者。该接收端口允许承载半导体存储器裸片的附加衬底连接到该第一衬底，从而增加该半导体器件封装件的总存储容量，同时符合预定义的形状因数。
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公开(公告)号：CN113764023B
公开(公告)日：2025-02-18
申请号：CN202110371190.8
申请日：2021-04-07
Applicant: 桑迪士克科技股份有限公司
Abstract: 在一个实施例中，一种存储器控制器包含存储器接口、多个解码器以及控制器电路。所述存储器接口配置成与具有多个字线的存储器接口连接。所述多个解码器中的每个解码器配置成确定误码率(BER)。所述控制器电路配置成针对所述多个字线中的一个字线产生多个误码率估计扫描(BES)假设，在所述多个解码器之间划分所述多个BES假设，基于所述多个BES假设来从所述多个解码器接收BER结果，且基于来自所述多个解码器的所述BER结果来调整所述一个字线的一个或多个读取位置。
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公开(公告)号：CN119422442A
公开(公告)日：2025-02-11
申请号：CN202380042334.2
申请日：2023-06-01
Applicant: 桑迪士克科技股份有限公司
Inventor： U·A/L·拉萨林加姆 , H·B·许
Abstract: 本文公开了用于电子设备中的差分对信号的多信号过孔。这些电子设备包含印刷电路板，该印刷电路板具有第一侧及与该第一侧相对的第二侧、在该基板的该第一侧上的第一导电迹线和在该基板的该第一侧上的第二导电迹线。该印刷电路板还包括共享过孔，该共享过孔包括第一导电部分和第二导电部分。该第一导电部分和该第二导电部分由非导电部分分隔开。该第一导电迹线耦合到该共享过孔的该第一导电部分，并且该第二导电迹线耦合到该共享过孔的该第二导电部分。
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公开(公告)号：CN119107985A
公开(公告)日：2024-12-10
申请号：CN202410006715.1
申请日：2024-01-03
Applicant: 桑迪士克科技股份有限公司
Abstract: 一种数据存储设备包括包封在单个封装中的控制器、一个或多个存储器设备和一个或多个无源组件。该控制器、存储器设备和无源组件直接安装到数据存储设备的印刷电路板(PCB)。控制器相对于一个或多个存储器设备的位置使得数据存储设备能够使用较短的信号迹线。较短的信号迹线促使提高数据存储设备的读取和/或写入速度以及带来其它有益效果。
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公开(公告)号：CN112151528B
公开(公告)日：2024-12-03
申请号：CN201910578954.3
申请日：2019-06-28
Applicant: 桑迪士克科技股份有限公司
IPC: H10B80/00 , H01L23/495 , H01L23/498 , H01L25/18
Abstract: 公开了一种平面网格阵列半导体装置，其被配置为可移除地插入主机装置和从主机装置移除。平面网格阵列半导体装置可以包括：一个或多个接触指的第一集合，在平面网格阵列半导体装置的第一表面上；以及，一个或多个接触指的第二集合，在所述平面网格阵列半导体装置的第二表面上。为了电耦接一个或多个接触指的第二集合，可以提供在一个或多个接触指的第二集合与衬底和至少一个半导体裸芯中的至少一者之间物理地延伸的一个或多个电连接体。
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