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公开(公告)号：CN115332033A
公开(公告)日：2022-11-11
申请号：CN202110507228.X
申请日：2021-05-10
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明提供了一种刻蚀流程控制方法和装置，涉及蚀刻技术领域，用于解决由于固有误差以及等离子气体对阀门的腐蚀而引发的晶圆良率降低的问题。其中，所述方法包括：接收刻蚀启动指令；根据所述刻蚀启动指令，从终阀获取第一气流量数据，以及从预设的检测节点获取第二气流量数据；根据所述第一气流量数据和所述第二气流量数据，确定理论气流量与实际气流量的流量偏差；根据所述流量偏差与预设取值范围的关系，控制当前刻蚀流程。本发明提供的技术方案能够提高晶圆良率。
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公开(公告)号：CN115206827A
公开(公告)日：2022-10-18
申请号：CN202110396417.4
申请日：2021-04-13
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/67
Abstract: 本发明公开一种半导体处理系统，涉及半导体加工技术领域，用以提高晶圆边缘的平整度，进而提高晶圆产品的质量。该半导体处理系统包括：控制器，与所述控制器通信的旋转设备及至少一个激光设备；所述旋转设备用于承载所述晶圆；所述控制器用于控制所述旋转设备带动所述晶圆旋转，还用于在所述旋转设备带动所述晶圆旋转的过程中，控制所述激光设备对所述晶圆边缘区域的副产物进行刻蚀处理。
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公开(公告)号：CN115083996A
公开(公告)日：2022-09-20
申请号：CN202110276538.5
申请日：2021-03-15
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/762 , H01L29/06 , H01L27/108
Abstract: 本发明涉及一种浅沟槽及其形成方法、半导体结构的制备方法。一种形成浅沟槽的方法，包括：提供半导体衬底；在所述半导体衬底上形成掩膜；利用光刻工艺对所述掩膜进行图形化处理；进行第一次刻蚀，去除部分厚度的半导体衬底，形成初始沟槽；在所述初始沟槽的侧壁形成氧化硅侧墙；继续进行第二次刻蚀直至形成最终深度的浅沟槽。本发明利用多层掩膜和氧化硅侧墙相结合的方法避免了沟槽倾倒问题，从而改善设备良率。
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公开(公告)号：CN115036231A
公开(公告)日：2022-09-09
申请号：CN202110254744.6
申请日：2021-03-08
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明公开一种半导体处理腔、制造设备及清洗方法，涉及半导体制造设备技术领域，以解决在器件进行干法刻蚀后，由于处理腔内存在副产物附着沉积带来的问题。所述半导体处理腔包括：盖体、惰性气体通道、外电极，以及位于外电极外周的保护环。其中，外电极在盖体上的投影位于盖体的非中心区域。惰性气体通道具有相连通的第一部分和第二部分。第一部分穿过盖体和外电极，用于将惰性气体从外电极背离盖体的一侧通入半导体处理腔内。第二部分穿过盖体和保护环，用于将惰性气体从保护环背离盖体的一侧和保护环的内侧面通入半导体处理腔内。所述半导体制造设备包括上述半导体处理腔。所述半导体处理腔清洗方法用于对上述半导体处理腔清洗。
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公开(公告)号：CN114824078A
公开(公告)日：2022-07-29
申请号：CN202110113945.4
申请日：2021-01-27
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L49/02 , H01L27/108
Abstract: 本发明提供的一种半导体结构及其制作方法以及DRAM，涉及半导体技术领域，包括半导体衬底；多个下电极，下电极形成在半导体衬底的至少部分区域上；多个下电极分布为多排结构，且相邻排下电极相互交错排布；至少一层支撑件，所述支撑件包括多个支撑开口，每个所述支撑开口均经过可围成六棱形的多个相邻下电极，且该围成六棱形的相邻下电极属于相邻三排。在上述技术方案中，通过将单个支撑开口同时连接相邻近的更多数量下电极，此时便需要支撑开口具备相当的面积，即便整体半导体结构进行缩小化处理，下电极和相应的支撑开口均相应的缩小，由此单个支撑开口所连接的下电极数量维持在较多的水平。
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Patent Agency Ranking
公开(公告)号：CN109904234B
公开(公告)日：2022-07-26
申请号：CN201910156942.1
申请日：2019-03-01
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/423
Abstract: 本申请提供一种纳米线围栅器件及其制造方法，衬底上可以形成有第一方向延伸的鳍，在鳍上形成沿第二方向延伸且覆盖鳍的中部的伪栅，在伪栅的侧壁上依次形成第一侧墙和第二侧墙，以及在伪栅两侧的鳍上形成覆盖层，去除第一侧墙形成第一开口，去除第一开口中的第二外延层，以形成沿第二方向贯穿第二外延层的间隙，鳍中的第二外延层被切断，形成三部分，在间隙中形成介质材料的阻挡层，阻挡层可以将三部分第二外延层分隔开，去除伪栅以形成第二开口，以阻挡层为刻蚀停止层去除第二开口中的第二外延层，这样，不会对阻挡层另一侧的第二外延层形成损伤，从而形成的栅长为假栅沿第一方向上的长度，准确的控制了栅长，从而提高器件性能。
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公开(公告)号：CN114764219A
公开(公告)日：2022-07-19
申请号：CN202110057909.0
申请日：2021-01-15
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G03F7/42
Abstract: 本发明提供的一种光刻胶去除方法，涉及半导体技术领域，包括：提供衬底；在所述衬底上进行光刻胶的沉积、曝光和显影，形成图案化的光刻胶层；在所述衬底上进行离子注入工艺和/或刻蚀工艺；最后，利用高温烘烤方式和/或稀释剂腐蚀方式去除所述光刻胶层。在上述技术方案中，该光刻胶去除方法与现有的去除方法相比，主要是摒弃了在刻蚀和清理阶段利用灰化法或湿法去除工艺去除光刻胶层的方式，转而在光刻设备中直接实现对光刻胶层的去除操作，有效的提高半导体的制备效率。
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公开(公告)号：CN114695050A
公开(公告)日：2022-07-01
申请号：CN202011628567.5
申请日：2020-12-31
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01J37/32
Abstract: 本发明公开了一种等离子体刻蚀设备及陶瓷窗口的温控方法，属于半导体制造技术领域，解决了陶瓷窗口温度会随着工艺前后而变化，会产生工艺的再现性与重复性不良的问题。本发明等离子体刻蚀设备包括陶瓷窗口及用于维持陶瓷窗口温度稳定的加热装置和冷却装置；加热装置包括灯座和紫外线灯，紫外线灯设置有1个以上，且均匀设置在灯座上，灯座设置在陶瓷窗口上方；冷却装置包括多个冷却喷嘴，冷却喷嘴用于喷射冷却气体，多个冷却喷嘴均匀设置在陶瓷窗口的外围。
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公开(公告)号：CN114628264A
公开(公告)日：2022-06-14
申请号：CN202011434677.8
申请日：2020-12-10
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/60 , H01L21/8242
Abstract: 本发明涉及一种着陆焊盘和DRAM的形成方法，属于半导体技术领域，解决现有连接SN与SNC的着陆焊盘形成工艺复杂、消耗时间长、成本高的问题。该形成方法包括：提供半导体衬底，其上形成有位线结构和存储节点接触部；在位线结构上方顺序形成阻挡金属层、着陆焊盘层、底部掩模层和焊盘图案掩模层；通过蚀刻工艺将焊盘图案掩模层形成为焊盘图案掩模，包括多个第一凸起和任意两个相邻第一凸起之间的第一开口，多个第一凸起与待形成的着陆焊盘相对应；在多个第一开口中继续向下蚀刻底部掩模层、着陆焊盘层和阻挡金属层以暴露位线结构的顶面；去除剩余的多个第一凸起和底部掩模层以形成着陆焊盘。通过省略多个工艺步骤简化着陆焊盘形成工艺。
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公开(公告)号：CN114628212A
公开(公告)日：2022-06-14
申请号：CN202011462024.0
申请日：2020-12-10
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明公开一种等离子体处理腔室以及半导体制造设备，属于等离子体刻蚀技术领域。以解决目前在利用等离子体对待刻蚀物进行刻蚀时，无法根据具体的刻蚀需求改变直流自偏置电压的大小，进而无法提高对待刻蚀物的刻蚀效果的技术问题。等离子体处理腔室包括：腔室壁、设置在腔室壁内表面的正电极，设置在正电极内表面且与正电极绝缘的静电电极，位于等离子体处理腔室内的负电极，以及与静电电极电连接的电源部。其中，负电极上放置有待刻蚀物；电源部用于根据控制信号向静电电极施加不同的电压，以改变正电极上累积的电子量。
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