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公开(公告)号：CN111858137B
公开(公告)日：2023-12-22
申请号：CN202010650818.3
申请日：2020-07-08
申请人： 上海威固信息技术股份有限公司
摘要： 本发明公开了一种原始比特错误率感知的读电平施加方法。低密度奇偶校验码(LDPC)被广泛用于闪存纠错，但LDPC软译码需要多次读取操作获取软信息，且无法准确获得所需要施加的读电平数量，使得读延迟具有不稳定性，降低了闪存系统读性能。本发明，首先利用上一次的译码结果和初始读取结果获知原始比特错误率和所施加的读电平。然后建立原始比特错误率和读电平之间的关系模型。最后当再次对该信息进行读取时，利用模型直接施加所需要的读电平数量获取LDPC译码软信息，从而提升闪存存储系统读性能。本发明利用原始比特错误率的变化，动态施加所需要的读电平数量，消除冗余的译码迭代步骤，降低译码迭代延迟。
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公开(公告)号：CN117219149A
公开(公告)日：2023-12-12
申请号：CN202211496139.0
申请日：2022-11-24
申请人： 爱思开海力士有限公司
摘要： 一种半导体系统包括：第一半导体器件，其输出时钟和模式数据，接收选通信号和输出数据，以及通过比较同步于选通信号地从输出数据生成的奇数据和偶数据与模式数据而调整选通信号的占空比；以及第二半导体器件，其同步于时钟地存储模式数据，通过调整时钟的占空比而输出时钟作为选通信号，以及输出存储的模式数据作为输出数据。
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公开(公告)号：CN117153232A
公开(公告)日：2023-12-01
申请号：CN202310631400.1
申请日：2023-05-31
申请人： 美光科技公司
摘要： 本申请涉及用于不规则低密度奇偶校验解码的跨列缩放的位翻转阈值。一种存储器子系统中的处理装置从存储器装置读取感测字，且对所述感测字的对应子集执行多个奇偶校验方程式以确定多个奇偶校验方程式结果。所述处理装置进一步使用所述多个奇偶校验方程式结果确定所述感测字的校正子，且确定所述感测字的所述校正子是否满足码字准则。响应于所述感测字的所述校正子不满足所述码字准则，所述处理装置使用缩放位翻转阈值执行迭代性低密度奇偶校验LDPC校正过程以校正所述感测字中的一或多个错误。
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公开(公告)号：CN117133347A
公开(公告)日：2023-11-28
申请号：CN202210547198.X
申请日：2022-05-19
申请人： 华为技术有限公司
发明人： 张先富
IPC分类号： G11C29/42
摘要： 本申请的实施例提供了一种多级存储器系统，涉及存储技术领域，能够对存储器的校验电路的工作状态进行按需配置，降低功耗。多级存储器系统包括控制器、多个校验电路以及多级存储器；多个校验电路包括第一校验电路以及至少一个第二校验电路；第一校验电路被配置为在对多级存储器中末级的存储器存储的数据进行错误检查；第二校验电路被配置为在工作状态对多级存储器中，除末级的存储器之外的一个或多个存储器存储的数据进行错误检查；控制器用于配置第二校验电路的状态，包括工作状态与非工作状态，在将第二校验电路配置为非工作状态时，可以降低多级存储器系统整体的功耗。
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公开(公告)号：CN111684529B
公开(公告)日：2023-11-28
申请号：CN201980011262.9
申请日：2019-01-10
申请人： 美光科技公司
摘要： 本文揭示使用定制读取重试特征从存储器装置恢复数据的装置及技术。存储器装置可接收第一读取请求，从存储器阵列读取对应于所述读取请求的数据，且确定对应于所述第一读取请求的读取数据是否包含可检测错误。响应于对应于所述第一读取请求的接收到的数据中的检测到的错误，所述存储器装置可使用一组读取重试特征中的一者恢复对应于所述第一读取请求的数据且使所述组读取重试特征中用于恢复对应于所述第一读取请求的数据的所述一者作为定制读取重试特征加载于所述存储器装置中用于所述第一读取请求之后的第二读取请求。
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公开(公告)号：CN111261212B
公开(公告)日：2023-11-24
申请号：CN201910688880.9
申请日：2019-07-29
申请人： 三星电子株式会社
发明人： 阿密特·伯曼
摘要： 高密度存储系统及其控制方法。一种高密度存储系统包括存储器装置和控制器，其中，控制器包括：范围分配和编程顺序块，被配置为：基于初始数据和存储器装置中的干扰，确定针对存储器装置的每个存储器单元的每个层级的阈值电压的范围；并基于所述干扰，确定存储器装置的多组存储器单元被编程的顺序。控制器还包括：统计单元校正块，被配置为：基于所述多组存储器单元被编程的顺序和从存储器装置接收的存储器装置的每个存储器单元的每个层级的参考信息，对针对每个存储器单元的每个层级的阈值电压的范围执行统计单元校正。
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公开(公告)号：CN117075816A
公开(公告)日：2023-11-17
申请号：CN202311117673.0
申请日：2023-08-31
摘要： 本发明涉及计算机技术领域，公开了一种EEPROM数据管理方法，应用于BMC，包括：通过读写模块发送读取消息到预设的纠错模块；通过纠错模块接收读取消息，并响应于读取消息分别从EEPROM和目标闪存中获取目标数据和纠错码；通过纠错模块利用纠错码对目标数据的完整性进行验证；当验证通过时，通过纠错模块反馈数据正常信息到读写模块；通过读写模块接收数据正常信息，并响应于数据正常信息从EEPROM中读取目标数据到BMC缓存。本发明解决了EEPROM数据管理时存在存储空间占用过多、设备不够精简、系统运行不够稳定的问题。
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公开(公告)号：CN114187959B
公开(公告)日：2023-11-17
申请号：CN202111086337.5
申请日：2021-09-16
申请人： 苏州浪潮智能科技有限公司
发明人： 李栋
摘要： 本申请涉及一种Nand芯片性能测试方法、板卡、系统和存储介质，方法包括：控制待测Nand芯片的第一影响因子至第一待测第一影响因子值；调节待测Nand芯片的第二影响因子至第一待测第二影响因子值；利用测试读写失败比特数量的原始数据对待测Nand芯片中待测样本区块进行读写操作；循环执行第一影响因子值调节和第二影响因子值调节操作，获得全部待测第一影响因子值及全部待测第二影响因子值下读写失败比特信息；对全部待测第一影响因子值及全部待测第二影响因子值下读写失败比特信息进行分析，确定待测Nand芯片性能依赖信息。通过本方案可以提前测试出Nand芯片供电不稳定对Error Bit带来的影响，在硬件电路及保险方案设计中提供理论依据。
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公开(公告)号：CN110457160B
公开(公告)日：2023-11-17
申请号：CN201910590555.9
申请日：2019-07-02
申请人： 深圳市金泰克半导体有限公司
摘要： 本申请涉及一种纠错方法及装置，所述方法包括：将每个第一存储区的每个数据块按预设规则划分为多个子数据块；从每个第一通道选取相同编码的第一存储区、从每个选取的第一存储区选取相同起始位地址的数据块、从每个选取的数据块选取相同起始位地址的子数据块，多个相同起始位地址的子数据块组成数据组；生成用于纠错所述数据组的第二校验码，并存储于所述第二存储区中。通过第一校验码和第二校验码对各个第一存储区的数据进行多重纠错，加强了纠错能力，提高了成功纠错的机率，且各个存储区的数据的存储位置都是一一对应的，减少了纠错的复杂度和运算量，提高了纠错的速度。
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