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公开(公告)号：CN107888191A
公开(公告)日：2018-04-06
申请号：CN201711307659.1
申请日：2017-12-11
Applicant: 电子科技大学
Abstract: 逐次逼近模数转换器及其基于自适应预测区间的量化方法，属于模拟数字转换技术领域。本发明中的DAC模块包括两个冗余电容，根据切换冗余电容前的第一比较结果切换第一冗余电容并得到切换后的第二比较结果，在根据比较第一比较结果和第二比较结果判断是继续量化还是切换第二冗余电容并得到切换后的第三比较结果，再根据比较第二比较结果和第三比较结果判断是调整预测区间还是直接从最高位开始量化。本发明确保了在预测区间窗口大小范围内的采样点能够预测正确，通过预测正确可以大幅度减少比较次数和DAC模块中电容开关的切换次数。
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公开(公告)号：CN119561555A
公开(公告)日：2025-03-04
申请号：CN202411672976.3
申请日：2024-11-21
Applicant: 电子科技大学
IPC: H03M3/00
Abstract: 本发明属于模拟集成电路技术领域，特别涉及一种任意周期过冲环路延迟补偿的CTDSM电路。本发明通过将CTDSM的输出信号Y进行延迟周期数从1递增到m的延迟，将已经完全量化完成的前n个通道所对应的CTDSM量化结果通过模拟域的方式反馈至TIADC的输入端；没有完全量化的通道所对应的CTDSM量化结果通过数字域的方式反馈至TIADC的输出端；之后，将模拟域输出码字A与数字域补偿码字(D1‑Dm‑n)以及信号C2求和得到整个CTDSM电路的输出信号Y，最终完成对m个单位周期过冲环路延迟的补偿，同时大大降低了电路时序设计难度。其中输入信号X经过从1递增至m‑n的单位周期延迟得到的延迟信号COA1到COAm‑n求和连接到ADDER0的输入端以减小输入到TIADC输入端的信号摆幅。
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公开(公告)号：CN119298912B
公开(公告)日：2025-02-25
申请号：CN202411828656.2
申请日：2024-12-12
Applicant: 电子科技大学
IPC: H03M1/46
Abstract: 本发明属于数字模拟混合集成电路领域，具体涉及一种基于流水线结构的并行放大量化ADC。本发明采用闭环级间放大器作为级间放大器，级间放大器相应的次级量化子ADC采用并行放大量化子ADC，构成整个流水线ADC的架构，其次级量化时序以并行放大量化子ADC中的CTADC执行低功耗、低精度的量化任务，而高精度的量化任务由DTADC完成。本发明中次级量化时序改变了通常在级间放大器完全建立后的离散时间量化，增加一部分的连续时间量化，让放大和量化并行进行，大大提高了速度，兼顾功耗和精度；并且本发明还可以级联f级的级间放大器和次级并行放大量化子ADC，构成f+2级的流水线结构，以达成更高的性能诉求。
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公开(公告)号：CN119341561A
公开(公告)日：2025-01-21
申请号：CN202411325468.8
申请日：2024-09-23
Applicant: 电子科技大学
Abstract: 本发明属于数字模拟混合集成电路领域，具体涉及一种基于多位量化流水线结构和电容校正的ADC。本发明采用第一级2bit/cycle‑ADC、级间放大器以及第二级分裂式ADC的多位量化流水线架构，并加入低硬件开销的后台校正算法来校正电容失配；在第一级ADC中，加入了分组混洗结构实现了在直流输入信号情况下的校正可行性，同时在组间加入交换电容实现了两组电容的校正统一。在量化结束后在两个电容DAC阵列100和101之间加入dither，实现对后级电容权重的校正。本发明在保证校正精度的同时，校正了增益误差，省却了流水线ADC中校正级间增益误差的硬件开销，降低了传统校正方式的电路冗余程度。
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公开(公告)号：CN116846355B
公开(公告)日：2024-12-06
申请号：CN202310569517.1
申请日：2023-05-19
Applicant: 电子科技大学
Abstract: 本发明涉及模拟集成电路领域，特别涉及一种折叠共源共栅(Folded Casecode)运算放大器。本发明基于现有超级Class‑AB循环折叠共源共栅放大电路，通过使用额外共模反馈通路和大电阻来实现性能提升直接相关问题，并设定偏置电流与各PMOS管和NMOS管的尺寸，从而大幅减小了额外电流的消耗与额外面积的消耗。本发明可在保证总体性能相当的情况下，功耗和面积均优于现有的超级Class‑AB循环折叠共源共栅放大电路。
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Patent Agency Ranking
公开(公告)号：CN118426531A
公开(公告)日：2024-08-02
申请号：CN202410595980.8
申请日：2024-05-14
Applicant: 电子科技大学
IPC: G05F1/56
Abstract: 本发明属于模拟集成电路技术领域，具体为一种基于亚阈值区电流源的时间增益补偿电路。本发明利用VTC结构，将采样差分电压通过恒定增益，转化为两段不同的时间电平信号Tn和Tp；然后通过TVC结构，利用两段时间电平信号的相位差控制亚阈值区电流源充放电时间，实现时间到电压的转化，其增益随电流源的栅源电压呈指数变化，最终实现电压信号的指数增益补偿。而本发明利用电压‑时间和时间‑电压两次转化进行增益补偿的转换过程中，转换线性度不受输入幅度的影响，输入摆幅大；且不含复杂的模拟电路结构，可以缩小TGC电路的面积，提高超声模拟前端电路的集成度，从而缩小超声成像探头的尺寸。
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公开(公告)号：CN117254808A
公开(公告)日：2023-12-19
申请号：CN202311228501.0
申请日：2023-09-21
Applicant: 电子科技大学
Abstract: 本发明涉及模拟集成电路领域，特别涉及一种高速时钟控制比较器的失调电压校正电路。本发明利用SAR ADC已有的采样时间进行比较器预放大级的失调电压校正，在不引入信号通路电容、不影响主放大器处理信号速度的前提下，复用主放大器的各级预放大级以达成失调电压校正环路，通过依次开启N级跨导级的输入失调电压校正环路，达到了每级跨导级的输入失调电压校正，同时利用N级跨导级输入失调校正环路的逆序开启达到主放大器等效输入失调电压校正效果最大化，从而使该放大器在SAR ADC的比较器预放大过程中发挥了高速低失调电压的作用。
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公开(公告)号：CN117040522A
公开(公告)日：2023-11-10
申请号：CN202311297847.6
申请日：2023-10-09
Applicant: 电子科技大学
IPC: H03K19/003 , H03K19/00 , H03F3/45
Abstract: 本发明属于模拟集成电路技术领域，特别涉及一种适用于双电极架构的全动态工频干扰抑制电路。本发明采用两个差分伪电阻将生物电极的输入共模电平采集出来，使用动态运放cascoded FIA对电荷共享电容CS进行充电；充电周期结束后，将该电容上的电荷通过开关管S4耦合到生物电极的输入端产生与工频干扰电平相反的电平位移，从而达到抑制共模扰动的目的；动态运放cascoded FIA仅在充电周期中开启的特点消除了静态电流。本发明这种全动态的工作模式，在克服了双电极工频干扰引起的模拟前端电路饱和影响的同时降低了功耗。
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公开(公告)号：CN116886078A
公开(公告)日：2023-10-13
申请号：CN202310871840.4
申请日：2023-07-14
Applicant: 电子科技大学
Abstract: 本发明属于模拟数字转换技术领域，具体为一种高速多输出锁存器电路，适用于逐次逼近型模数转换器电路。本发明通过分别设置PMOS晶体管和NMOS晶体管充分利用各个信号之间的相互联系，同时进行复位和锁存，对比传统的高速SAR逻辑锁存器架构，仅由一个时钟信号控制复位和锁存，在略微增加延时的情况下，极大地降低了额外需要的逻辑电路的规模和复杂程度。本发明不需要比较器提供额外的复位或锁存控制信号，极大地简化了电路的规模和复杂程度，能输出四个控制信号，降低了芯片的面积；解决了现有高速SAR逻辑锁存电路结构存在的逻辑电路大、需要多个时钟控制信号，且仅能输出两个控制信号的缺点。
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公开(公告)号：CN112367084B
公开(公告)日：2023-04-18
申请号：CN202011321068.1
申请日：2020-11-23
Applicant: 电子科技大学 , 上海华力微电子有限公司
IPC: H03M1/38
Abstract: 一种基于终端电容复用的逐次逼近型模数转换器量化方法，SAR ADC的DAC模块包括两组DAC电容阵列，每组DAC电容阵列包括N‑2个二进制的量化电容和1个冗余电容。量化过程中DAC模块的两组DAC电容阵列对差分输入信号进行采样，采样结束后直接进行第一次比较，在前N‑2次比较中，每次比较后根据比较结果依次切换两组DAC电容阵列的最高位量化电容至最低位量化电容，切换最低位量化电容后进行第N‑1次比较，并根据第N‑1次比较结果切换两组DAC电容阵列中的一个冗余电容，切换冗余电容后进行第N次比较获得第N次比较结果。本发明基于共模电压的下极板采样结合终端电容复用技术，使得本发明的DAC电容阵列仅用N‑2位量化电容就可以进行N位量化，具有面积小和功耗低的特点。
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