公开(公告)号：CN113113468B

公开(公告)日：2024-07-16

申请号：CN202110255891.5

申请日：2021-03-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78 ,  H01L27/088

Abstract: 公开了一种半导体器件，包括：具有第一沟道部分和第一连接部分的第一沟道构件；具有第二沟道部分和第二连接部分的第二沟道构件；设置在第一沟道部分和第二沟道部分周围的栅极结构；以及设置在第一连接部分和第二连接部分之间的内部间隔部件。栅极结构包括栅极介电层和栅电极。栅极介电层部分地在内部间隔部件和第一连接部分之间以及在内部间隔部件和第二连接部分之间延伸。栅电极不在内部间隔部件和第一连接部分之间以及内部间隔部件和第二连接部分之间延伸。本申请的实施例还涉及半导体结构。

公开(公告)号：CN118073357A

公开(公告)日：2024-05-24

申请号：CN202410153691.2

申请日：2024-02-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本公开涉及用于形成具有增加的接触尺寸的自对准源极/漏极接触件、同时保持源极/漏极接触件与栅极电极之间的可靠性裕度的方法。根据本公开的半导体器件具有在源极/漏极接触件处接触着落Rc的降低以及器件性能的提高。根据本公开形成的源极/漏极接触件还具有降低的高度，使得源极/漏极接触件至栅极电极之间的电容减小。本公开的实施例还提供了电路密度和工艺裕度方面的改进。根据本公开的自对准接触方案允许更具进取性的栅极节距(CPP)缩放，并且还保持着落区以及接触件‑栅极隔离裕度。根据本申请的实施例，提供了半导体器件以及制造方法。

公开(公告)号：CN110957366B

公开(公告)日：2024-01-30

申请号：CN201910910885.1

申请日：2019-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林杰峯 ,  林志勇 ,  于殿圣 ,  杨筱岚 ,  廖忠志

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/02

Abstract: 第一类器件包括在第一方向上延伸的第一鳍结构、第一栅极，以及设置在第一鳍结构上方的第一槽接触件。第一栅极在第二方向上延伸并具有在第一方向上测量的第一栅极尺寸。第一槽接触件具有在第一方向上测量的第一槽接触件尺寸。第二类器件包括：在第三方向上延伸的第二鳍结构、第二栅极，以及设置在第二鳍结构上方的第二槽接触件。第二栅极在第四方向上延伸并具有在第三方向上测量的第二栅极尺寸。第二槽接触件具有在第三方向上测量的第二槽接触件尺寸。第二槽接触件尺寸大于第二栅极尺寸并且大于第一槽接触件尺寸。本发明的实施例还涉及半导体器件和形成半导体器件的方法。

公开(公告)号：CN110556374B

公开(公告)日：2023-08-22

申请号：CN201810937688.4

申请日：2018-08-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈芳 ,  廖忠志

IPC: H01L27/088 ,  H01L21/8234

Abstract: 本发明实施例提供了半导体结构的一个实施例。半导体结构包括从半导体衬底突出的第一鳍有源区和第二鳍有源区；形成在半导体衬底中并且插入在第一鳍有源区和第二鳍有源区之间的隔离部件；设置在隔离部件上的介电栅极；设置在第一鳍有源区上的第一栅极堆叠件和设置在第二鳍有源区上的第二栅极堆叠件；形成在第一鳍有源区中并且插入在第一栅极堆叠件与介电栅极之间的第一源极/漏极部件；形成在第二鳍有源区中并且插入在第二栅极堆叠件与介电栅极之间的第二源极/漏极部件；以及形成在第一层间介电(ILD)层中并且接合在第一源极/漏极部件和第二源极/漏极部件上，且在介电栅极上方延伸的接触部件。本发明实施例涉及在介电栅极上方具有接触件的FinFET器件结构和方法。

公开(公告)号：CN115377002A

公开(公告)日：2022-11-22

申请号：CN202210729704.7

申请日：2022-06-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L21/8234 ,  H01L27/088

Abstract: 一种半导体结构，包括基板、从基板突出的半导体鳍片，其中半导体鳍片包括在垂直方向上堆叠的多个半导体层、与半导体鳍片的多个通道区接合的栅极堆叠以及设置相邻于栅极堆叠并且在半导体鳍片的多个源极/漏极(S/D)区中的多个S/D特征。在本实施例中，栅极堆叠包括设置在半导体层上方的第一部分和在上述半导体层之间的第二部分，其中第一部分包括功函数金属(WFM)层和设置在WFM层上方的金属填充层，并且第二部分包括WFM层但不具有金属填充层。

公开(公告)号：CN114927474A

公开(公告)日：2022-08-19

申请号：CN202210239304.8

申请日：2022-03-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L21/8234 ,  H01L27/088

Abstract: 本公开提出一种半导体装置。半导体装置包括具有第一栅极节距的第一组环绕式栅极(GAA)结构，第一组GAA结构包括具有第一源极/漏极宽度的第一组源极/漏极和具有第一间隔物宽度的第一组顶部间隔物，第一组顶部间隔物设置在第一组GAA结构的第一组栅极与第一组源极/漏极之间。半导体装置包括具有第二栅极节距的第二组GAA结构，第二组GAA结构包括具有第二源极/漏极宽度的第二组源极/漏极和具有第二间隔物宽度的第二组顶部间隔物，第二组顶部间隔物设置在第二组GAA结构的第二组栅极与第二组源极/漏极之间。

公开(公告)号：CN111128881B

公开(公告)日：2022-07-01

申请号：CN201910438083.5

申请日：2019-05-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L21/8234 ,  H01L27/092

Abstract: 第一栅极结构、第二栅极结构和第三栅极结构的每个在第一方向上延伸。第一栅极通孔设置在第一栅极结构上。第一栅极通孔具有第一尺寸。第二栅极通孔设置在第二栅极结构上。第二栅极通孔具有大于第一尺寸的第二尺寸。第三栅极通孔设置在第三栅极结构上。第三栅极通孔的第三尺寸小于第二尺寸但大于第一尺寸。第一源极接触件设置为邻近第一栅极通孔的第一侧。第一漏极接触件设置为邻近第一栅极通孔的与第一侧相对的第二侧。第二漏极接触件设置为邻近第三栅极通孔的第一侧。本发明的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN114582874A

公开(公告)日：2022-06-03

申请号：CN202210058209.8

申请日：2022-01-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/11 ,  H01L23/538

Abstract: 本文的实施例公开了互连结构的金属层的配置，该配置可以提高存储器性能(诸如静态随机存取存储器(SRAM)存储器性能)和/或逻辑性能。例如，本文的实施例将位线放置在金属一(M1)层中，M1层为存储器单元的互连结构的最下部金属化层级，以最小化位线电容，并且将位线配置为金属一层的最宽金属线以最小化位线电阻。在一些实施例中，互连结构具有双字线结构以降低字线电阻。在一些实施例中，互连结构具有双电压线结构以降低电压线电阻。在一些实施例中，向字线和/或电压线添加割阶以降低其相应的电阻。在一些实施例中，互连结构的通孔形状配置为降低互连结构的电阻。本发明的实施例还涉及集成电路结构和用于形成存储器的多层互连结构的方法。

公开(公告)号：CN113764379A

公开(公告)日：2021-12-07

申请号：CN202110733634.8

申请日：2021-06-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L23/525 ,  H01L27/112

Abstract: 一种半导体结构，包括一第一晶体管和一第二晶体管，其各自具有一源极端、一漏极端，以及一栅极端。半导体结构还包括：一编程线；一第一金属板，设置于第一晶体管和第二晶体管之上；一第一绝缘体，设置于第一金属板之上；一第二金属板，设置于第一绝缘体之上；一第二绝缘体，设置于第二金属板之上；以及一第三金属板，设置于第二绝缘体之上。第一金属板、第一绝缘体，以及第二金属板形成一第一反熔丝元件。第二金属板、第二绝缘体，以及第三金属板形成一第二反熔丝元件。

公开(公告)号：CN113270410A

公开(公告)日：2021-08-17

申请号：CN202110357020.4

申请日：2021-04-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/11

Abstract: 集成电路装置，包括具GAA晶体管的存储器单元及具虚拟FinFET的井带单元。GAA晶体管包括沿第一方向延伸的第一鳍片，而虚拟FinFET包括沿第一方向延伸的第二鳍片。GAA晶体管包括第一鳍片上的第一源极/漏极特征及第一源极/漏极特征间的悬挂通道层。第一源极/漏极特征包括第一类型掺杂物。悬挂通道层具有沿不同于第一方向的第二方向的第一通道宽度。虚拟FinFET包括第二鳍片上的第二源极/漏极特征及第二源极/漏极特征间的鳍片通道层。第二源极/漏极特征包括第二类型掺杂物。鳍片通道层具有沿第二方向的第二通道宽度。第二通道宽度大于第一通道宽度。