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公开(公告)号：CN115510782A
公开(公告)日：2022-12-23
申请号：CN202211060639.X
申请日：2022-08-31
Applicant: 芯华章科技股份有限公司
Inventor： 黄世杰
IPC: G06F30/3308
Abstract: 本申请提供一种在逻辑系统设计中定位验证错误的方法，包括：接收所述逻辑系统设计在验证环境中产生的多个验证错误，所述多个验证错误包括多个第一验证错误和第二验证错误；在所述多个验证错误中，确定多个第一验证错误以及与所述多个第一验证错误对应的多个第一错误位置之间的映射关系；基于所述逻辑系统设计、所述验证环境以及所述映射关系生成所述错误定位模型；以及使用所述错误定位模型确定第二验证错误的第二错误位置。
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公开(公告)号：CN115293076A
公开(公告)日：2022-11-04
申请号：CN202210425352.6
申请日：2022-04-21
Applicant: 芯华章科技股份有限公司
IPC: G06F30/323 , G06F30/33 , G06F16/901 , G06F16/903
Abstract: 本公开提供一种生成电路的方法、电子设备及存储介质。该方法包括：接收逻辑系统设计的描述；在所述逻辑系统设计的描述中识别包括数组的电路描述，其中，所述数组的索引是包括第一变量的表达式；基于所述第一变量确定所述索引的第一数量的索引值；根据所述第一数量的索引值生成与所述电路描述对应的目标电路。
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公开(公告)号：CN115204079A
公开(公告)日：2022-10-18
申请号：CN202210820286.2
申请日：2022-07-13
Applicant: 芯华章科技股份有限公司
IPC: G06F30/33
Abstract: 本发明涉及一种数字电路的逻辑分割方法，包括以下步骤：读取数字电路的一RTL设计文件；对读取到的RTL设计文件进行架构分析，确定RTL设计中各个功能模块之间的连接关系；基于RTL设计中各个功能模块之间的连接关系和特征，对该RTL设计中的功能模块进行分割，拆分为若干具有不同特征的子设计，形成新的拓扑结构；对新的拓扑结构中的每个节点进行编译；根据新的拓扑结构构建各个节点之间的通信通道；将编译好的各个节点进行仿真。
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公开(公告)号：CN114662430A
公开(公告)日：2022-06-24
申请号：CN202111554601.3
申请日：2021-12-17
Applicant: 芯华章科技股份有限公司
IPC: G06F30/34
Abstract: 本申请提供一种待测设计的回归测试方法及相关设备，方法包括：获取第一待测设计的第一激励和第一响应，所述第一响应为在第一验证环境中基于所述第一激励运行所述第一待测设计得到；基于所述第一激励生成第二激励；在第二验证环境中基于所述第二激励对第二待测设计进行硬件仿真，得到第二响应；其中，所述第二验证环境与所述第一验证环境不同；比较所述第二响应和所述第一响应，得到回归测试结果。本申请实施例采用波形录制、转换和回放实现原有激励的完全复现，复现后的激励波形不失真，不增加额外的开发成本，保证了复现前后的激励的一致性，从而降低了回归测试的成本。
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公开(公告)号：CN114546822A
公开(公告)日：2022-05-27
申请号：CN202111614991.9
申请日：2021-12-27
Applicant: 芯华章科技股份有限公司
IPC: G06F11/36
Abstract: 本申请提供一种测试设计的方法、电子设备及存储介质。该方法包括：执行所述设计的测试，所述测试包括多个测试段，所述多个测试段包括一个目标测试段和多个非目标测试段；在所述测试过程中获取多个标记信息；以及保存所述多个标记信息用于回溯所述测试，其中，保存多个标记信息用于回溯所述测试进一步包括：响应于所述测试进行至目标测试段，按照第一保存密度将所述目标测试段内的多个标记信息保存；以及按照所述第二保存密度将所述多个非目标测试段内的多个标记信息保存，所述第一保存密度高于所述第二保存密度。
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Patent Agency Ranking
公开(公告)号：CN113760751A
公开(公告)日：2021-12-07
申请号：CN202110946898.1
申请日：2021-08-18
Applicant: 芯华章科技股份有限公司
IPC: G06F11/36
Abstract: 本公开提供一种用于在便携激励标准（PSS）环境下生成多个测试用例的方法、电子设备及存储介质。该测试用例用于测试逻辑系统设计。该方法包括：获取逻辑系统设计的配置文件与覆盖目标；根据配置文件生成情景模型；根据该情景模型生成多个测试用例；确定多个测试用例是否满足覆盖目标；响应于多个测试用例不满足覆盖目标，确定多个测试用例与覆盖目标的差异；以及基于该差异更新情景模型。本公开实施例通过确定多个测试用例与覆盖目标的差异，并依据该差异进而生成多个新的多个测试用例，从而使得多个测试用例能更快的收敛于覆盖目标，提高仿真测试的有效性与精准性。
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公开(公告)号：CN113676163A
公开(公告)日：2021-11-19
申请号：CN202110797273.3
申请日：2021-07-14
Applicant: 芯华章科技股份有限公司
IPC: H03K5/1252
Abstract: 本公开提供了一种消除毛刺的电路，该电路包括：第一锁存器、第二锁存器、选择器以及第三锁存器，其中，选择器包括第一输入端、第二输入端、选通输入端和选通输出端，第一锁存器包括用于接收数据的第一数据输入端、用于接收第一时钟的第一时钟输入端、以及连接到第一输入端的第一数据输出端，第二锁存器包括与选通输出端连接的第二数据输入端、用于接收第一时钟的第二时钟输入端、以及连接到第二输入端的第二数据输出端，第三锁存器包括用于接收第二时钟的第三数据输入端、用于接收第一时钟的第三时钟输入端、以及连接到反相器的第三数据输出端，其中，反相器和第二时钟用作一与门单元的输入，与门单元的输出端连接到选通输入端。
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公开(公告)号：CN113377597A
公开(公告)日：2021-09-10
申请号：CN202110722201.2
申请日：2021-06-28
Applicant: 芯华章科技股份有限公司
Inventor： 张玉田
IPC: G06F11/26
Abstract: 本公开实施例提供一种仿真系统以及存储、读取仿真数据的方法，其中仿真系统包括：主机；与主机通信连接的多个硬件仿真器，多个硬件仿真器包括第一硬件仿真器和第二硬件仿真器；分别与主机和该多个硬件仿真器通信连接的存储系统；第一硬件仿真器被配置为：从主机获取设计的第一模块，对第一模块进行硬件仿真，得到第一仿真数据，将第一仿真数据传输到存储系统；第二硬件仿真器被配置为：从主机获取设计的第二模块，对第二模块进行硬件仿真，得到第二仿真数据，将第二仿真数据传输到存储系统；存储系统被配置为：接收第一仿真数据和第二仿真数据，并存储到存储系统的第一存储单元。本公开实施例能够完全存储仿真数据，使得硬件仿真过程连续进行。
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公开(公告)号：CN113128144A
公开(公告)日：2021-07-16
申请号：CN202110496741.3
申请日：2021-05-07
Applicant: 芯华章科技股份有限公司
Inventor： 张玉田
IPC: G06F30/331 , G06F115/02
Abstract: 本公开提供一种用于验证逻辑系统设计的原型验证系统及仿真平台，所述原型验证系统包括：第一原型验证模块和第二原型验证模块；以及第一同步组件，经由第一线路和第二线路与所述第一原型验证模块和所述第二原型验证模块分别连接，其中，第一同步组件被配置为：响应于来自所述第一原型验证模块的同步请求信号，向所述第一原型验证模块和所述第二原型验证模块同时发送触发信号。
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公开(公告)号：CN112597064B
公开(公告)日：2021-06-29
申请号：CN202110227090.8
申请日：2021-03-02
Applicant: 芯华章科技股份有限公司
Inventor： 不公告发明人
IPC: G06F11/36
Abstract: 本公开提供一种对程序进行仿真的方法、电子设备及存储介质。该方法包括：获取所述程序的源代码，其中，所述源代码包括要监测的第一代码；编译所述源代码以生成目标代码，其中，所述编译包括将探针模块关联到所述第一代码，所述目标代码包括所述探针模块；运行所述目标代码；以及在所述目标代码运行时，响应于所述探针模块已经被执行，将所述探针模块禁用。
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