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公开(公告)号：CN113168873A
公开(公告)日：2021-07-23
申请号：CN201980081403.4
申请日：2019-12-19
申请人： 桑迪士克科技有限责任公司
摘要： 本发明描述了一种方法和结构，该方法和结构用于在非易失性存储器中的编程操作期间进行位线升压。以恒定电流在第一预充电时间段内驱动禁止位线。将编程位线升压延迟第二预充电时间段，同时继续驱动禁止位线以考虑禁止位线上的电阻电容(RC)延迟。此后，在第二时间段结束时将编程位线升压到编程电压电平。对位线的远离位线的驱动端的远端处的信号电平进行感测，以确定禁止位线何时达到电平(例如，VDDSA)或电流限制被关断的电平。此后，可执行位线升压。
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公开(公告)号：CN112868062A
公开(公告)日：2021-05-28
申请号：CN201980068167.2
申请日：2019-07-25
申请人： 硅存储技术股份有限公司
摘要： 本发明公开了改进的电荷泵设计的多个实施方案，用于生成在非易失性闪存存储器设备中执行擦除和编程操作所必需的高电压。在这些实施方案中，修改了电荷泵中的每个升压级，以克服现有技术电荷泵的缺陷，由此，电压实际上将在最终升压级中减小。这些修改包括添加以下中的一者或多者：时钟倍频电路、局部自预充电电路、前馈预充电电路、后馈预充电电路、以及包括NMOS和PMOS晶体管和二极管的混合电路。
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公开(公告)号：CN112837734A
公开(公告)日：2021-05-25
申请号：CN202110111004.7
申请日：2017-01-23
申请人： 东芝存储器株式会社
IPC分类号： G11C16/04 , G11C16/08 , G11C16/10 , G11C16/24 , G11C16/26 , G11C16/32 , G11C16/34 , G11C11/56
摘要： 本发明的实施方式提供能既抑制单元间相互干扰又减小存储控制器的写入缓冲量的存储系统。实施方式的存储系统具备：具有多个存储单元的非易失性存储器和存储控制器。所述多个存储单元能存储三位的数据。所述多个存储单元分别使所述三位中的第一位与第一页对应、第二位与第二页对应、第三位与第三页对应。所述存储控制器使所述非易失性存储器执行基于要在所述第一页写入的数据的第一编程。此外，所述存储控制器在所述第一编程后使所述非易失性存储器执行基于要在所述第二及第三页写入的数据的第二编程。
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公开(公告)号：CN112687314A
公开(公告)日：2021-04-20
申请号：CN202010710068.4
申请日：2020-07-22
申请人： 爱思开海力士有限公司
摘要： 本公开涉及存储器设备和操作存储器设备的方法。一种存储器设备，包括：多个存储器单元阵列，每个存储器单元阵列被配置为包括多个存储器单元；多个外围电路，每个外围电路被配置为对多个存储器单元阵列执行操作；多个控制逻辑，被配置为控制多个外围电路；以及控制逻辑选择器，被配置为根据从存储器控制器接收的命令的类型来激活多个控制逻辑中的至少一个控制逻辑。
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公开(公告)号：CN111782145B
公开(公告)日：2021-03-16
申请号：CN202010612267.1
申请日：2020-06-30
申请人： 深圳市芯天下技术有限公司
发明人： 陈胜源
摘要： 本发明公开了一种应答式或非型闪存数字验证方法、系统、存储介质和终端，预先定义Nor flash存储芯片内数据区域的异常数据对应的异常使能和对应的数据可靠度；向Nor flash存储芯片发送应答信息；根据应答信息对Nor flash存储芯片内的数据区域的异常数据进行对应的可靠度标记；通过正可靠度、负可靠度参量的引入，一方面真实反映模拟电路内部特性，使验证过程更接近存储芯片真实行为，另一方面，存储芯片内部数据bit灵活可控，验证空间更大，验证完备性更高；模拟模型内部减少了宏定义的使用，保证了模拟模型的完整性，提高了模拟模型的可读性、可移植性。
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公开(公告)号：CN112489712A
公开(公告)日：2021-03-12
申请号：CN202011515635.7
申请日：2020-12-21
申请人： 中国电子科技集团公司第四十七研究所
摘要： 本发明属于EEPROM控制系统领域，具体说是一种微电流源提供的计时电路系统。包括，基准电压源、微电流源、计时电路；基准电压源为微电流源提供与温度及电源无关的电压偏置；微电流源为计时电路提供pA级电流；计时电路用pF级别电容实现ms级计时。本发明用非常简单的电路结构实现EEPROM擦除、编程时间控制。本发明产生的时间随温度变化很小。本发明涉及的资源少。
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公开(公告)号：CN111370040A
公开(公告)日：2020-07-03
申请号：CN202010190043.6
申请日：2020-03-18
申请人： 上海华虹宏力半导体制造有限公司
摘要： 本申请涉及半导体集成电路技术领域，具体涉及一种存储器读数据测试电路结构及其设计方法。其中结构包括：读信号路径，包括时钟门控单元和第一组合逻辑电路单元；时钟门控单元的时钟端连接同步时钟信号；地址路径，包括地址寄存器单元、逻辑控制电路单元、地址锁存器单元和第二组合逻辑电路单元；地址寄存器单元的时钟端连接同步时钟信号，地址寄存器单元的数据输出端连接逻辑控制电路单元的输入端，逻辑控制电路单元的输出端连接地址锁存器单元的数据输入端，地址锁存器单元的时钟端连接同步时钟信号。通过读信号产生步骤与所述地址信号产生步骤和地址锁存步骤，采用同步时钟，可以解决相关技术中保证高精度的时序平衡较为复杂与困难的问题。
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公开(公告)号：CN111324173A
公开(公告)日：2020-06-23
申请号：CN201911277649.7
申请日：2019-12-11
申请人： 美光科技公司
摘要： 本申请案涉及主机时钟位滑动校准。在本文中揭示用于在主机装置处将有效取样延迟施加到例如来自嵌入式多媒体卡eMMC装置的输入信号或时钟信号中的一者的装置及技术。所述主机装置可相对于所述时钟信号的第一边缘将可配置延迟施加到所述输入信号或所述时钟信号中的一者、使用所述时钟信号根据所述可配置延迟对所述输入信号进行取样，且将所述经取样输入信号选择性地对准到所述时钟信号的后续第二边缘以扩展所述主机装置的所述可配置延迟。
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公开(公告)号：CN107516536B
公开(公告)日：2020-06-09
申请号：CN201610428744.2
申请日：2016-06-15
申请人： 合肥兆芯电子有限公司
发明人： 黄明前
摘要： 本发明涉及一种存储器接口、控制电路单元、存储装置及时脉产生方法。所述方法包括：从易失性存储器接收第一数据选取脉冲信号与第二数据选取脉冲信号，其中第一数据选取脉冲信号与第二数据选取脉冲信号为相互对应的差动信号；若第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，响应于第一数据选取脉冲信号与第二数据选取脉冲信号而产生时脉信号；以及基于时脉信号的上升缘与下降缘取样来自于所述易失性存储器的数据信号。借此，可增加取样来自于易失性存储器的数据信号的精确性。
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公开(公告)号：CN111164687A
公开(公告)日：2020-05-15
申请号：CN201880053312.5
申请日：2018-08-17
申请人： 森田公司
摘要： 描述了一种方法，所述方法包括以下步骤：响应于定时器到期，从定时器向电路传输信号；响应于接收到信号，由电路检索（i）存储在模拟阵列中的第一值，和（ii）存储在数字非易失性存储器中的第二值；由电路执行包括第一值和第二值的比较的操作；由电路分析比较结果，以确定误差是否大于或等于预定义阈值；响应于确定所述误差大于或等于预定义阈值，由电路发起利用第二值对模拟阵列进行重新编程的操作。
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