公开(公告)号：CN113934363A

公开(公告)日：2022-01-14

申请号：CN202010677223.7

申请日：2020-07-14

Applicant: 华为技术有限公司

Inventor： 朱晓明 ,  张旭 ,  贾学超

IPC: G06F3/06 ,  G11C11/401 ,  G11C11/4063 ,  G11C11/4078 ,  G11C11/409

Abstract: 本申请公开了一种编码数据的方法、解码数据的方法及装置，属于通信领域。所述解码方法包括：获取第二码字，第二码字包括第二有效数据和第二校验数据，第二校验数据是对第二有效数据进行编码得到的，第二有效数据包括N个第一码字，每个第一码字包括第一有效数据和第一校验数据，第一校验数据是对所述第一有效数据进行编码得到的，第一码字的长度小于所述第二码字的长度，N为大于1的整数，N个第一码字中存在第一码字的第一有效数据包括目标数据；根据目标码字包括的第一校验数据，对目标码字包括的第一有效数据进行解码，目标码字为包括目标数据的第一码字。本申请能够提高处理器获取数据的效率。

公开(公告)号：CN113809086A

公开(公告)日：2021-12-17

申请号：CN202110660774.7

申请日：2021-06-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 姜慧如 ,  林仲德

IPC: H01L27/11519 ,  H01L27/11521 ,  G11C11/409

Abstract: 一种半导体装置，包括源极区域及漏极区域，彼此横向隔开，且位于基板之上；金属氧化物半导体通道层，位于该源极区域及该漏极区域之上，并接触该源极区域及该漏极区域；第一栅极介电层，位于该金属氧化物半导体通道层的一部分之上；第一栅极电极，位于该第一栅极介电层之上，且接触该金属氧化物半导体通道层的一部分；第二栅极介电层，接触该金属氧化物半导体通道层的侧壁；以及第二栅极电极，接触该第二栅极介电层的侧壁，且与该金属氧化物半导体通道层之间以该第二栅极介电层隔开。

公开(公告)号：CN113223973A

公开(公告)日：2021-08-06

申请号：CN202110492148.1

申请日：2021-05-06

Applicant: 长江先进存储产业创新中心有限责任公司

Inventor： 刘峻

IPC: H01L21/50 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/24 ,  G11C11/409

Abstract: 本发明提供了一种半导体器件及其制备方法，该制备方法包括：在存储晶圆上形成存储功能层以及第一键合层，存储功能层包括驱动电路、控制电路以及读写存储阵列，在扩容晶圆上形成扩容存储阵列以及第二键合层，将扩容晶圆翻转，并通过第一键合层及第二键合层将存储晶圆和扩容晶圆进行键合，驱动电路包括用于驱动读写存储阵列的读写驱动电路和用于驱动扩容存储阵列的扩容驱动电路，由于控制电路可同时控制读写驱动电路以及扩容驱动电路，从而有效地解决了因不同存储阵列的驱动电路由不同的控制电路控制，而导致不同存储阵列之间的数据通信较为缓慢的问题，同时，由于读写存储阵列与读写驱动电路形成于同一晶圆上，从而可以更快地对数据进行保存。

公开(公告)号：CN113129957A

公开(公告)日：2021-07-16

申请号：CN202011597108.5

申请日：2020-12-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 桑吉夫库马尔甄恩 ,  科马克麦可欧康尼尔

IPC: G11C11/4074 ,  G11C11/4076 ,  G11C11/409 ,  G11C11/4094

Abstract: 提供用于操作多阵列存储器的系统和方法，多阵列存储器包含存储器库的左存储阵列和右存储阵列。在存储器输入引脚处接收命令。将表示命令的信号传播到阵列控制抑制器。在存储器的一或多个其它引脚上接收到阵列抑制命令，且将其提供到阵列控制抑制器。使用阵列控制抑制器以基于阵列抑制命令来防止命令到达左存储阵列和右存储阵列中的一个。

公开(公告)号：CN112767984A

公开(公告)日：2021-05-07

申请号：CN202011133480.0

申请日：2020-10-21

Applicant: 美光科技公司

Inventor： C·比布 ,  P·卡莱

IPC: G11C11/409

Abstract: 本公开涉及基于存储器子系统操作要求的可调整存储器操作设置。可确定存储器子系统的一组操作要求的每一操作要求的优先级。可基于每一操作要求的所述优先级确定针对待在所述存储器子系统处执行的编程操作的编程操作设置。可接收在所述存储器子系统处执行所述编程操作的请求。响应于接收到执行所述编程操作的所述请求，可基于所述编程操作设置在所述存储器子系统处执行所述编程操作。

公开(公告)号：CN112740331A

公开(公告)日：2021-04-30

申请号：CN201980062646.3

申请日：2019-08-15

Applicant: 美光科技公司

Inventor： 朱方芳 ,  J·朱 ,  戴颖煜

IPC: G11C11/406 ,  G11C11/409

Abstract: 对存储器组件执行一或多个写入操作。就自对所述存储器组件执行刷新操作以来对所述存储器组件执行的所述多个写入操作的数量是否超过阈值进行确定。响应于确定对所述存储器组件执行的写入操作的所述数量超过所述阈值，基于所述多个写入操作标识所述存储器组件的存储器胞元。对存储在所述存储器组件的紧邻经标识的存储器胞元的存储器胞元处的数据进行刷新。

公开(公告)号：CN112712833A

公开(公告)日：2021-04-27

申请号：CN201911021460.1

申请日：2019-10-25

Applicant: 长鑫存储技术(上海)有限公司

Inventor： 张良

IPC: G11C11/409

Abstract: 本申请实施例至少提供一种写操作电路，包括：串并转换电路，用于对DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；数据缓冲模块，用于根据数据缓冲模块的输入数据，确定是否翻转全局总线；DBI解码模块，用于根据第二DBI数据，对全局总线数据进行解码，并将解码后的数据写入存储块，解码包括确定是否翻转全局总线数据；预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为高。本申请实施例的技术方案可以实现在Precharge上拉架构下，减少全局总线的翻转次数，从而大幅压缩电流，降低功耗。

公开(公告)号：CN112712832A

公开(公告)日：2021-04-27

申请号：CN201911021458.4

申请日：2019-10-25

Applicant: 长鑫存储技术(上海)有限公司

Inventor： 张良

IPC: G11C11/409

Abstract: 本申请实施例至少提供一种写操作电路，包括：串并转换电路，用于对DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；数据缓冲模块，用于根据数据缓冲模块的输入数据，确定是否翻转全局总线；DBI解码模块，用于根据第二DBI数据，对全局总线数据进行解码，并将解码后的数据写入存储块，解码包括确定是否翻转全局总线数据；预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为低。本申请实施例的技术方案可以实现在Precharge下拉架构下，减少全局总线的翻转次数，从而大幅压缩电流，降低功耗。

公开(公告)号：CN112530487A

公开(公告)日：2021-03-19

申请号：CN202010122088.X

申请日：2020-02-26

Applicant: 铠侠股份有限公司

Inventor： 藤野赖信

IPC: G11C11/15 ,  G11C11/409

Abstract: 本发明的实施方式提供一种能够适当地写入信息的存储装置。实施方式的存储装置具备：第1电阻变化存储元件，能够根据写入电流设定第1低电阻状态或第1高电阻状态；第1晶体管，具有第1栅极、第1源极及第1漏极，在第1写入期间，流动与流动到所述第1电阻变化存储元件的电流共通的电流；电压保持部，在所述第1写入期间之后保持施加于所述第1栅极的第1电压；以及第2晶体管，具有第2栅极、第2源极及第2漏极，在所述第1写入期间之后的第2写入期间，将由所述电压保持部保持的所述第1电压施加于所述第2栅极，而使电流流动到所述第1电阻变化存储元件。

公开(公告)号：CN112334916A

公开(公告)日：2021-02-05

申请号：CN201980042574.6

申请日：2019-08-22

Applicant: 英特尔公司

Inventor： A·夏尔马 ,  J·T·卡瓦列罗斯 ,  I·A·扬 ,  R·克里希纳穆尔蒂 ,  S·马尼帕特鲁尼 ,  U·阿维奇 ,  G·K·陈 ,  A·马图瑞亚 ,  R·库马尔 ,  P·克纳戈 ,  H·E·苏姆布 ,  N·哈拉蒂普 ,  V·H·勒

IPC: G06N3/063 ,  H01L27/108 ,  G11C11/409 ,  H01L27/11502 ,  G06N3/04 ,  G06F17/16 ,  H01L27/11

Abstract: 描述了一种装置。该装置包括存储器内计算(CIM)电路。该CIM电路包括耦合到存储器阵列的数学计算电路。存储器阵列包括嵌入式动态随机存取存储器(eDRAM)存储器阵列。描述了另一种装置。该装置包括存储器内计算(CIM)电路。该CIM电路包括具有开关电容器电路的数学计算电路。开关电容器电路包括在半导体芯片的金属/介电层内耦合到薄膜晶体管的后段制程(BEOL)电容器。描述了另一种装置。该装置包括存储器内计算(CIM)电路。该CIM电路包括具有累加电路的数学计算电路。累加电路包括铁电BEOL电容器，用于存储要与由其他铁电BEOL电容器存储的其他值累加的值。