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公开(公告)号：CN103294446B
公开(公告)日：2017-02-15
申请号：CN201310176639.0
申请日：2013-05-14
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种定点乘累加装置，可以实现数字信号处理领域常用的多种运算，如乘法，累加，乘累加，支持资源复用，同一数据，假设位宽为4N，可将数据看成4个N位宽、2个2N位宽或1个4N位宽的数据，可以并行一次计算多个相同运算，如并行计算4个N位宽的乘法，运算的数据格式也可为实数、复数，整数、小数等多种形式。该定点乘累加装置十分灵活，对数字信号处理领域的算法有着较广的适用范围。
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公开(公告)号：CN103092560B
公开(公告)日：2016-03-23
申请号：CN201310027083.9
申请日：2013-01-18
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种低功耗高速乘法器装置，实现两个N位操作数相乘运算，主要采用基于门控行列Bypass技术的全加器和半加器，该乘法器包括Booth编码逻辑，Booth译码逻辑，基于Bypass的部分积压缩树和快速加法器等部件。Booth编码与译码逻辑，采用改进型Booth编码方式，对2个N位操作数进行处理，得到M个部分积。部分积压缩树对M个部分积进行处理，其压缩树的基本单元为基于行列Bypass的全加器和半加器，该Bypass技术使用门控单元来选择性关闭部分求和逻辑，减少晶体管的活动开关性，降低关键路径上的延时，从而做到高性能低功耗设计。
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公开(公告)号：CN105242904A
公开(公告)日：2016-01-13
申请号：CN201510604477.5
申请日：2015-09-21
Applicant: 中国科学院自动化研究所
Abstract: 本发明提供了一种用于处理器指令缓冲与循环缓冲的装置，包括：指令缓冲器、对齐缓冲器、循环缓冲器、以及可选地包括多路选择器。其中，指令缓冲器与对齐缓冲器相连，对齐缓冲器与循环缓冲器相连，对齐缓冲器和循环缓冲器都与多路选择器相连。本发明还提供了一种操作该装置的方法。
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公开(公告)号：CN105094752A
公开(公告)日：2015-11-25
申请号：CN201510603387.4
申请日：2015-09-21
Applicant: 中国科学院自动化研究所
Abstract: 本发明提供了一种指令缓冲与对齐缓冲装置，包括：指令缓冲区IB，包括2n个指令行IB[0]～IB[2n-1]，每行包括2m个单元；以及对齐缓冲区AB，包括2个指令行AB[0]和AB[1]，每行包括2m个单元，其中：其中n、m是正整数；每个单元的宽度为处理器支持的最小指令宽度；以及IB和AB连接为使得从指令存储器返回的指令包被优先写入AB中，在AB存满指令之后，写入IB中。本发明还提供了该指令缓冲与对齐缓冲装置的操作方法。
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Patent Agency Ranking
公开(公告)号：CN104850692A
公开(公告)日：2015-08-19
申请号：CN201510229863.0
申请日：2015-05-07
Applicant: 中国科学院自动化研究所
IPC: G06F17/50
Abstract: 本发明公开了一种用于芯片设计的智能布线系统设计方法，步骤为：1，提取画线工具所需的输入信息，形成初始信息文本；2，对初始信息文本进行解析，读取pin、I/O PAD信息；3，计算pin和I/O PAD对应关系，根据其位置关系和初始信息对其进行分组；4，对pin_name和I/O PAD_name进行匹配；5，芯片上下左右四个方向旋转至某一特定方向进行布线处理，对组内多个同名电源线问题采用启发式算法，先画靠近I/O PAD的线，保证可连通性，处理完成再将计算结果反旋转至其实际方向，完成布线；6，进行结果输出和检查。本发明实现了快速智能布线，大大降低人工工作量，提高设计效率，有效保证画线正确性及规整性。
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公开(公告)号：CN102541749B
公开(公告)日：2014-09-17
申请号：CN201110459453.7
申请日：2011-12-31
Applicant: 中国科学院自动化研究所
IPC: G06F12/02
Abstract: 本发明公开了一种多粒度并行存储系统，该存储系统包括多个存储器、移位产生器、地址增量查找单元、地址移位器、行地址产生器和多个地址加法器。所述移位产生器用于根据外部输入的地址产生移位值Shift；所述地址增量查找单元用于根据读写粒度产生地址移位器的输入数据；地址移位器用于将输入的数据循环右移Shift个元素后输出到所述地址加法器一个输入端；所述行地址产生器用于根据外部输入的地址产生行地址，输入到每个地址加法器的另一个输入端；所述地址加法器用于将所述两个输入端输入的数据进行无符号相加，得到每个存储器的读写地址，并将其输入到所述多个存储器的地址输入端。本发明提出的存储系统可同时支持不同数据类型的矩阵行列数据并行读取，从而在根本上清除信号处理算法中转置操作的要求，提高信号处理算法执行效率。
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公开(公告)号：CN103399725A
公开(公告)日：2013-11-20
申请号：CN201310343999.5
申请日：2013-08-08
Applicant: 中国科学院自动化研究所
IPC: G06F7/535
Abstract: 本发明公开了一种不恢复余数的除法器，其包括：数据预处理模块，其用于对外部输入数据做预处理，并输出值数据运算模块；数据运算模块，其用于根据外部输入数据做不恢复余数除法中的加减迭代运算，得到部分余数结果和部分商结果，并在余数修正阶段与商修正阶段对所述部分余数结果和部分商结果进行修正，然后输出余数结果、修正后的余数结果、商结果和修整后的商结果；数据输出模块，其用于根据控制模块输出的控制信号选择余数结果与修正后的余数结果之一和商结果与修正后的商结果之一输出；控制模块，其用于输出控制信号，以控制其他模块进行相应的数据处理和数据输出。
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公开(公告)号：CN102495719A
公开(公告)日：2012-06-13
申请号：CN201110421015.1
申请日：2011-12-15
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种向量浮点运算装置及方法，该向量浮点运算装置包括N个标量运算单元、指令译码单元、数据分发单元、结果收集单元以及标志位更新逻辑单元，其中N的大小可以根据设计而定，支持向量-向量，向量-标量间的多种运算。本发明的向量浮点运算装置及方法具有设计简单高效，扩展性和可重构性好，并行性高等优点。
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公开(公告)号：CN101847087B
公开(公告)日：2012-03-28
申请号：CN201010162375.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/505
Abstract: 本发明公开了一种支持定浮点可重构的横向求和网络结构，包括依次连接的浮点指数操作部分、浮点尾数操作/定点操作部分、浮点规格化操作部分，其中：浮点指数操作部分，用于完成选择指数最大值以及求指数差，得到的指数差输出给浮点尾数操作/定点操作部分；浮点尾数操作/定点操作部分，用于完成浮点尾数的移位对齐、数据压缩、数据求和，以及对浮点结果的补码转换，同时通过另一旁路并行完成对浮点规格化操作中需要的前导0预测判断，得到的处理结果输出给浮点规格化操作部分；浮点规格化操作部分，用于完成浮点尾数的规格化移位和调整指数。利用本发明，降低了多输入浮点加法的关键通路延时，减少了定点求和所消耗的运算资源，并降低了功耗。
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