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公开(公告)号：CN115101475A
公开(公告)日：2022-09-23
申请号：CN202210680809.8
申请日：2022-06-16
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/8234 , H01L21/336 , H01L21/306 , H01L27/088 , H01L29/78
Abstract: 本发明提供了一种牺牲层选区刻蚀方法，该方法包括：提供一衬底；在衬底上形成沿第一方向排列的若干鳍结构；每个鳍结构均包括形成于衬底上的间隔堆叠的牺牲层和沟道层；在每个鳍结构上形成沿第二方向排列的若干假栅堆叠件，且每个假栅堆叠件横跨对应的鳍结构；假栅堆叠件包括假栅和沿第二方向形成于假栅的两侧的内隔离层；对待刻蚀区域的鳍结构进行离子注入以形成改性的掺杂区域，使得掺杂区域的刻蚀速率比非掺杂区域的刻蚀速率快；对每个鳍结构的牺牲层进行刻蚀，以去除所述掺杂区域的牺牲层，且保持非掺杂区域的牺牲层的完整。本发明提供的技术方案，避免了未掺杂区域的牺牲层的横向损失，保证了其完整性，实现了器件性能的进一步提高。
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公开(公告)号：CN112908991B
公开(公告)日：2022-09-13
申请号：CN202110106352.5
申请日：2021-01-26
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/08 , H01L21/822
Abstract: 本发明提供了一种三维集成结构。包括第一纳米电容、第二纳米电容和导电件；通过在硅衬底上制备第一纳米电容，保证了集成结构的强度，并且第一隔离介质将第一底部金属电极层和硅衬底分隔开，避免了第一纳米电容可能存在短路情况，保证了第一纳米电容的可靠性，第二纳米电容采用绝缘衬底制成，由于自身的绝缘属性，第二底部金属电极层可直接设置在绝缘衬底，减少了加工工艺，并且第二底部金属电极层通过第一连接孔与第一底部金属电极层直接连接，使加工工艺更加简单，缩短了制备集成结构的时间。另外，本发明还提供了三维集成结构的制造方法。
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公开(公告)号：CN114937700A
公开(公告)日：2022-08-23
申请号：CN202210682323.8
申请日：2022-06-16
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
IPC: H01L29/78 , H01L29/10 , H01L27/092 , H01L21/336 , H01L21/8238
Abstract: 本发明提供了一种半导体器件的沟道结构，包括：第一沟道区以及第二沟道区，所述第一沟道区与所述第二沟道区均形成于所述GAA器件的源区和漏区之间；所述第一沟道区形成于衬底的第一区域上；所述第二沟道区形成于所述衬底的第二区域上；所述第一沟道区包括：沿远离所述衬底方向上依次形成的第一沟道层以及若干第二沟道层，各第二沟道层之间以及所述若干第二沟道层与所述第一沟道层之间均不接触；所述第二沟道区包括：形成于所述衬底上的所述第一沟道层。解决了如何利用简洁的工艺制作半导体器件的沟道结构的问题，实现了工艺的简化以及减小器件缺陷的效果。
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公开(公告)号：CN112908853B
公开(公告)日：2022-08-16
申请号：CN202110114036.2
申请日：2021-01-27
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/08
Abstract: 本发明提供了一种GAA晶体管及其制备方法、电子设备，其中的制备方法，包括：提供一衬底；在所述衬底上形成外延层，所述外延层包括交替层叠的牺牲层与硅层，其中，所述外延层中与所述衬底相接触的一层为底层牺牲层；刻蚀所述衬底与所述外延层，以形成鳍片；刻蚀所述鳍片中剩余的外延层，以在鳍片的第一侧与第二侧刻蚀出源极区域与漏极区域，其中，刻蚀的最终终点低于所述剩余的外延层中底层牺牲层的最高处，且不低于衬底与底层牺牲层的连接处；鳍片的第一侧与第二侧为鳍片一对相对的两侧；在所述源极区域制作源极，在所述漏极区域制作漏极。
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Patent Agency Ranking
公开(公告)号：CN114899105A
公开(公告)日：2022-08-12
申请号：CN202210493870.1
申请日：2022-04-28
Applicant: 复旦大学
IPC: H01L21/34 , H01L29/786 , B82Y10/00 , B82Y40/00 , B82Y30/00
Abstract: 本发明属于微电子工艺技术领域，具体为一种基于二维材料的自对准顶栅场效应晶体管的制备方法。本发明制备方法包括：硅/二氧化硅或蓝宝石衬底上的单层或多层二维半导体材料的制备、氧化物介质层的生长、氧化物介质层上的顶栅金属电极的沉积、氧化物介质层选择性刻蚀以及与二维材料边缘接触的源漏金属电极的自对准沉积。本发明利用选择性腐蚀所形成的微结构作为硬掩膜自对准沉积源漏的金属材料，相较于非自对准工艺省略了源漏图形化套刻的步骤，避免因尺寸缩小所导致的对准偏差问题，更易于制备短沟道场效应晶体管，因此，该制备方法在尺寸不断微缩的先进工艺中有广阔的应用前景。
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公开(公告)号：CN113429605B
公开(公告)日：2022-08-05
申请号：CN202110720204.2
申请日：2021-06-28
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: C08J5/18 , C08G61/12 , C08L65/00 , C23C16/455 , G01N27/00
Abstract: 本发明提供了一种聚合物半导体薄膜的制备方法，包括步骤：S0：将衬底放入原子层沉积设备的反应腔体中；S1：向所述反应腔体中通入第一混合反应气体，所述第一混合反应气体包括第一前驱体；S2：向所述反应腔体中通入第二混合反应气体，所述第二混合反应气体包括第二前驱体，使所述第一前驱体与所述第二前驱体反应生成聚合物；S3：循环交替进行所述步骤S1和所述步骤S2，直至生成的聚合物半导体薄膜达到目标薄膜厚度，使得制备的聚合物半导体薄膜厚度精确可控，可以精确到纳米级别，并且即使在小于10nm的超薄厚度下，所述聚合物半导体薄膜仍然具有连续、均匀的薄膜形貌。本发明还提供一种聚合物半导体薄膜和气体传感器。
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公开(公告)号：CN111769095B
公开(公告)日：2022-06-21
申请号：CN202010561660.2
申请日：2020-06-18
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L23/522 , H01L21/768
Abstract: 本发明属于半导体器件技术领域，具体为一种基于高功能密度硅通孔结构的三维电容电感及制备方法。本发明三维电容电感包括：衬底，形成有硅通孔；三维电容，形成在所述硅通孔的侧壁上，依次包括第一金属层、第二绝缘层和第二金属层；三维电感，由所述硅通孔的中心填充金属和平面厚金属再布线构成；其中，所述硅通孔的侧壁与所述三维电容之间设有第一绝缘层，所述三维电容与所述三维电感之间设有第三绝缘层。本发明能够有效增加集成系统中电容和电感的值，同时能够在三维集成中将电容电感集成在芯片附近，也能提高三维集成中硅通孔的功能密度，提高系统集成中硅的利用率。与其他有机基板上的离散电容电感相比，集成度大大提高。
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公开(公告)号：CN111540740B
公开(公告)日：2022-06-21
申请号：CN202010400726.X
申请日：2020-05-13
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明属于集成电路存储器技术领域，具体为基于pn结和肖特基二极管的半浮栅存储器及其制备方法。本发明公开的半浮栅存储器，是在浮栅晶体管内部同时嵌入pn结和肖特基二极管，分别作为电荷擦写的通道；pn结具有整流特性，即正向导通、反向截止，而且开启电压非常小；利用pn结作为电荷擦除的通道，可以极大提高擦除速度；肖特基二极管同样具有整流特性，而且开启电压也非常小；利用肖特基二极管作为电荷写入的通道，可以极大提高电荷写入速度。
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公开(公告)号：CN109709192B
公开(公告)日：2022-06-17
申请号：CN201811530398.4
申请日：2018-12-14
Applicant: 复旦大学
IPC: G01N27/407 , B82Y15/00 , B82Y30/00
Abstract: 本发明公开了一种基于氧化钨/氧化锡核壳纳米片结构的气敏纳米材料、制备工艺及其应用。本发明采用一种较为简便的、可大批量合成的溶剂热法制备氧化钨核层纳米片，结合原子层沉积技术合成氧化锡层，得到了氧化钨/氧化锡核壳结构纳米片。与现有制备工艺相比，本发明具有可重复性强，成品率高，制备效率高，可大规模化生产等优点。本发明构建的基于n‑n异质结的核壳结构材料结合微机电系统，作为气体传感器时灵敏度大幅提升，响应时间和恢复时间大幅缩减，并且可在复杂环境中对氨气（NH3）气体具有优异的选择性，可为气体监测领域开发高灵敏度、高稳定性的气体传感器提供坚实的技术支持。
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