-
公开(公告)号：CN118300713A
公开(公告)日：2024-07-05
申请号：CN202410383132.0
申请日：2024-03-29
Applicant: 电子科技大学(深圳)高等研究院
Abstract: 本发明公开了一种测试信号收发通道的信号产生与接收架构，涉及信号检测和无线通信技术领域，包括：处理器：用于使用过程中的数据处理；信号产生模块：用于生成特定方式的测试用信号；信号收发通道模块：将测试用信号转换为传输介质中适合的传播形式，并进行传输。实现了测试信号的收发，信号发送端能够动态地更改信号的码型、速率、电压幅度等参数，接收端能够对±1UI时间范围内的眼图进行测试，通过信号检测模块的使用，可以通过合适的算法和技术，通过与已知信号进行相关运算来判断接收到的信号是否是目标信号，决策反馈则是根据接收信号的幅值进行判断，将接收到的信号与各种干扰和噪声区分开，从而准确判断信号的状态。
-
公开(公告)号：CN116800255A
公开(公告)日：2023-09-22
申请号：CN202310793140.8
申请日：2023-06-30
Applicant: 电子科技大学
IPC: H03K23/40
Abstract: 本发明涉及一种高精度计数方法，包括以下步骤：S1：将初始低频时钟信号按照预期采样间隔进行多级延迟采样得到同频率不同相位的低频时钟信号；S2：以初始低频时钟信号与同频率不同相位的低频时钟信号作为基准对被测信号进行异步计数。一种高精度计数系统，包括彼此电连接的延迟模块与计数模块；所述延迟模块对初始低频时钟信号进行多级以预期采样间隔为标准的延迟操作，得到同频率不同相位的低频时钟信号；所述计数模块以初始低频时钟信号与同频率不同相位的低频时钟信号作为基准对被测信号进行异步计数。本发明采用等效采样的思想，通过多级延迟，利用多组相同频率不同相位的低频低抖动时钟分时对单一被测信号进行采样，通过对计数时钟的相位延迟提高等效采样率。
-
公开(公告)号：CN115065429A
公开(公告)日：2022-09-16
申请号：CN202210656977.3
申请日：2022-06-10
Applicant: 电子科技大学(深圳)高等研究院
IPC: H04B17/30 , H04B17/309 , H04L1/20
Abstract: 本发明涉及一种基于眼图的高速信号频率测试方法，包括以下步骤：S1：采集待测的高速传输信号，对待测的高速传输信号进行预处理得到预处理结果；S2：通过对预处理结果进行眼图扫描得到眼图参数；S3：通过眼图参数判断待测的高速传输信号的传输频率。本发明在不借助频率测试仪器的前提下对高速传输信号的传输频率进行测试。
-
公开(公告)号：CN111245436B
公开(公告)日：2021-10-22
申请号：CN202010058925.7
申请日：2020-01-19
Applicant: 电子科技大学
Abstract: 本发明公开了一种等效采样的测量分辨率提高装置，通过参考时钟源为FPGA提供准确参考时钟，FPGA通过控制前置运放的放大倍率与幅度偏置电路的偏置电压，将输入波形幅度先放大到特定幅度，再经过幅度偏置电路施加偏置，保证输出波形的不同幅度片段满足均ADC的量程范围；ADC依次对不同偏置的波形输入进行采集并发送给FPGA，经过处理、拼接与运算后可以得到波形数据。
-
公开(公告)号：CN109581067B
公开(公告)日：2021-05-14
申请号：CN201811334148.3
申请日：2018-11-09
Applicant: 电子科技大学
IPC: G01R27/26
Abstract: 本发明公开了一种基于FPGA高速接收机的电容测量装置，通过信号源为电容测量提供驱动信号，再将驱动信号的电压幅度调节至ADC采集的要求幅值，当驱动信号通过标准电阻输入至被测电容时产生相位和幅度的变化，从而在标准电阻两端产生频率一致，但幅度和相位不一致的两路测试信号，两路测试信号分别通过运放隔离后，通过继电器实现二选一，然后完成两路测试信号的采集、转换，最后输入至FPGA，并通过FPGA计算出被测电容的容值。
-
Patent Agency Ranking
公开(公告)号：CN109490599B
公开(公告)日：2021-01-26
申请号：CN201910039976.2
申请日：2019-01-16
Applicant: 电子科技大学
IPC: G01R13/02
Abstract: 本发明公开了一种基于数字通道隔离的示波表，包括N个通道模块、数字隔离模块、主控FPGA和显示模块，通道模块包括信号输入模块、信号调理模块、ADC模块和通道FPGA，由通道FPGA先对各个通道采集得到的数字信号进行存储，并根据主控FPGA发送的触发信息进行触发判断，如果通道FPGA判断满足触发条件，则向主控FPGA发送包含触发时刻对应存储位置的满足触发条件指令，主控FPGA生成数据上传指令并下发给各个通道FPGA，各个通道FPGA提取出对应数据发送给主控FGPA处理后再发送给显示模块进行显示，数字隔离模块用于实现通道模块和主控FPGA之间的电气隔离。本发明利用数字隔离技术消除隔离通道对带宽的影响，提高示波表性能。
-
公开(公告)号：CN110995249A
公开(公告)日：2020-04-10
申请号：CN201911310613.4
申请日：2019-12-18
Applicant: 电子科技大学
IPC: H03L7/06
Abstract: 本发明公开了一种时钟抖动产生装置，由可控抖动注入电路产生幅度抖动门限信号，与被加抖的正弦时钟信号一并进入比较器，生成波形边沿抖动的方波，并作为高速传输系统数据发送端的时钟，从而实现对高速传输系统误码率的检测。本发明输出方波的边沿位置会随着门限信号幅度抖动变化而变化，这样通过控制门限信号的抖动幅度，来控制比较器输出方波的边沿抖动，完成时钟注入抖动。此外，本发明采用将幅度抖动转换为时序抖动的思路，具有电路结构简单的特点。
-
公开(公告)号：CN109581067A
公开(公告)日：2019-04-05
申请号：CN201811334148.3
申请日：2018-11-09
Applicant: 电子科技大学
IPC: G01R27/26
Abstract: 本发明公开了一种基于FPGA高速接收机的电容测量装置，通过信号源为电容测量提供驱动信号，再将驱动信号的电压幅度调节至ADC采集的要求幅值，当驱动信号通过标准电阻输入至被测电容时产生相位和幅度的变化，从而在标准电阻两端产生频率一致，但幅度和相位不一致的两路测试信号，两路测试信号分别通过运放隔离后，通过继电器实现二选一，然后完成两路测试信号的采集、转换，最后输入至FPGA，并通过FPGA计算出被测电容的容值。
-
公开(公告)号：CN106059568B
公开(公告)日：2018-11-09
申请号：CN201610451803.8
申请日：2016-06-21
Applicant: 电子科技大学
IPC: H03K19/20
Abstract: 本发明公开了一种基于校准的多通道逻辑分析仪触发同步电路，由若干个N通道1位多级序列触发电路构建，N表示逻辑分析仪通道数，每个N通道1位多级序列触发电路配置一个触发字转换模块，触发字转换模块获取N位触发字和N通道同步偏差序列，生成各个N通道1位多级序列触发电路的序列触发字，以控制N通道1位多级序列触发电路的触发。本发明根据同步偏差得到各个通道的序列触发字，按照顺序进行触发，可以修正通道同步偏差的影响，提高触发电路的识别效率，进而提高数据触发采集的准确性。
-
公开(公告)号：CN106130508B
公开(公告)日：2018-09-07
申请号：CN201610421978.4
申请日：2016-06-13
Applicant: 电子科技大学
IPC: H03H17/06
Abstract: 本发明公开了一种基于FIR滤波器的数字万用表降噪方法，在数字万用表测量电路中采用FIR滤波器测量信号进行滤波降噪；在数字万用表进行初始化时，分别采用基于粒子群算法的FIR滤波器设计方法对每个测量档位的FIR滤波器进行设计，其具体方法为：以FIR滤波器的单位冲激响应作为粒子群算法的粒子位置向量，基于FIR滤波器的滤波后信号的信噪比和FIR滤波器的均方误差来设计粒子群算法的适应度函数，迭代得到FIR滤波器；在数字万用表实际测量中，监测滤波后信号的信噪比，大于阈值时则重新进行优化，对FIR滤波器进行更新。本发明可得到兼顾信噪比性能的FIR滤波器，并且在数字万用表使用过程中实现了FIR滤波器对输入信号的适应性调整，提高数字万用表的降噪性能。
-
-
-
-
-
-
-
-
-
Search Results
86
records
(took 0.025 seconds)
