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公开(公告)号：CN102306141B
公开(公告)日：2015-04-08
申请号：CN201110201400.5
申请日：2011-07-18
Applicant: 清华大学
IPC: G06F15/177
Abstract: 本发明提供了一种描述动态可重构阵列配置信息的方法，通过描述各可重构单元的配置信息，具体的，各可重构单元的配置信息包括输入第一选择器的配置信息、输入第二选择器的配置信息、算术逻辑单元的配置信息、输出寄存器的配置信息和暂存单元的配置信息，并描述综合控制信息，具体的，综合控制信息包括时序控制信息和粒度配置信息，从而把数据流图准确的映射到可重构阵列上，使可重构阵列按照配置信息描述的时序高效的进行工作。
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公开(公告)号：CN102289424B
公开(公告)日：2013-12-11
申请号：CN201110226931.X
申请日：2011-08-09
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明提供了一种动态可重构阵列处理器的构令流工作方法，可重构处理器单元通过配置流控制数据流的传输、计算和存储，配置流和数据流具有并发性；将数据流分为可重构处理器单元级别、可重构单元阵列级别和可重构核心级别三级；将可重构处理器单元中的配置信息分为配置信息第零层、第一层和第二层共三层。本发明的一种动态可重构阵列处理器的构令流工作方法，以抽象的分层配置为依据，利用数据流和配置流的并发性来达到节省时间的目的，有效提高了动态可重构处理器的性能。
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公开(公告)号：CN102184090B
公开(公告)日：2013-12-04
申请号：CN201110140376.9
申请日：2011-05-27
Applicant: 清华大学
IPC: G06F9/34
Abstract: 本发明提供了一种动态可重构处理器及其固定数的调用方法，所述动态可重构处理器包括与所述处理单元阵列连接的不变固定数寄存器和可变固定数寄存器，其中，所述不变固定数寄存器与不变固定数组存储器相连接，所述可变固定数寄存器与可变固定数组存储器相连接；所述处理单元阵列根据配置信息从所述不变固定数寄存器提取所需的不变固定数；和/或，从所述可变固定数寄存器提取所需的可变固定数。本发明可以在尽可能减小片内存储面积的情况下，提高调用效率，以实现固定数的高速读取。
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公开(公告)号：CN102298568B
公开(公告)日：2013-08-14
申请号：CN201110159626.3
申请日：2011-06-14
Applicant: 清华大学
IPC: G06F15/177
Abstract: 本发明提供了一种动态可重构阵列的配置信息切换方法及装置，其中，所述方法包括：当配置信息之间没有数据依赖关系时，分别获取所述配置信息的运算特征信息；依据所述运算特征信息控制不同的配置信息分别在对应的动态可重构阵列中逐行切换。本发明可以提高可重构阵列配置信息的切换效率，进一步提高动态可重构处理器的计算性能。
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Patent Agency Ranking
公开(公告)号：CN102323916B
公开(公告)日：2013-05-22
申请号：CN201110159481.7
申请日：2011-06-14
Applicant: 清华大学
IPC: G06F15/163
Abstract: 本发明提供了一种动态可重构处理器间一对一数据交互方法及装置，涉及嵌入式系统领域。所述的方法包括：一、第一动态可重构处理器的子单元的数据通过第一动态可重构处理器的主交互接口写入第二动态可重构处理器的数据交互存储器；二、第二动态可重构处理器的处理器间数据交互装置读取本处理器内数据交互存储器里存储的数据至第二动态可重构处理器的子单元。本发明的结构包括在两个动态可重构处理器里各增加一个主交互接口和数据交互存储器，其中，每个动态可重构处理器的主交互接口连接另外一个动态可重构处理器的数据交互存储器。通过本发明，提高了动态可重构处理器的数据处理速度和数据的并行效率。
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公开(公告)号：CN102214158B
公开(公告)日：2013-05-22
申请号：CN201110152238.2
申请日：2011-06-08
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明提供了一种全互联路由结构动态可重构处理器，包括输入缓存阵列模块，可重构阵列模块，输出缓存阵列模块，连接开关开关一，连接开关二，连接开关三和连接开关四；可重构阵列模块相邻两列之间全互联；连接开关一宽度与输入缓存阵列模块列宽相同，连接开关二和连接开关三宽度与可重构阵列模块列宽相同，连接开关四与输入缓存阵列模块列宽相同；输入缓存阵列模块与连接开关一互联，连接开关一与连接开关二全互联，连接开关二与可重构阵列模块互联，可重构阵列模块与连接开关三互联，连接开关三与连接开关四全互联，连接开关四与输出缓存阵列模块互联。通过本发明的分层式全互联，降低了硬件开销和配置信息的开销，提高了面积效率。
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公开(公告)号：CN102411490A
公开(公告)日：2012-04-11
申请号：CN201110227383.2
申请日：2011-08-09
Applicant: 清华大学
IPC: G06F9/30
Abstract: 本发明提供一种针对动态可重构处理器的指令集的优化方法，包括：指令集架构应用于编程动态可重构处理器运算单元阵列；指令集采用等长操作码；指令集对操作码的编码方式采用和硬件匹配的分立编码方式；指令集的编码参考各个操作码的使用频率，以简单的指令为基础，添加了视频解码应用中常用的运算：四舍五入移位，饱和运算，条件运算，避免了通过软件实现这些运算时将带来的复杂配置信息和低效率。
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公开(公告)号：CN102323918A
公开(公告)日：2012-01-18
申请号：CN201110242061.5
申请日：2011-08-22
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本申请提供了一种动态可重构处理单元阵列扩展的方法，涉及嵌入式系统领域中的动态可重构处理器技术领域。所述的方法包括：根据基础的处理单元阵列的行数a和列数b确定处理单元阵列扩展后的行数m和列数n，其中a＜m，b＜n；将基础a×b处理单元阵列扩展成m×n处理单元阵列；根据扩展后的m×n处理单元阵列对路由单元、内部数据读入装置、内部数据写出装置、时序控制单元和处理单元阵列的配置信息进行相应调整。通过本申请能将基础处理器单元阵列扩展至更宽更深的处理器单元阵列，使动态可重构处理器的计算宽度和深度大大增加，有利于性能的优化，能满足更大量的数据处理过程。
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公开(公告)号：CN102323916A
公开(公告)日：2012-01-18
申请号：CN201110159481.7
申请日：2011-06-14
Applicant: 清华大学
IPC: G06F15/163
Abstract: 本发明提供了一种动态可重构处理器间一对一数据交互方法及装置，涉及嵌入式系统领域。所述的方法包括：1.第一动态可重构处理器的子单元的数据通过第一动态可重构处理器的主交互接口写入第二动态可重构处理器的数据交互存储器；2.第二动态可重构处理器的处理器间数据交互装置读取本处理器内数据交互存储器里存储的数据至第二动态可重构处理器的子单元。本发明的结构包括在两个动态可重构处理器里各增加一个主交互接口和数据交互存储器，其中，每个动态可重构处理器的主交互接口连接另外一个动态可重构处理器的数据交互存储器。通过本发明，提高了动态可重构处理器的数据处理速度和数据的并行效率。
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