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公开(公告)号：CN103198860A
公开(公告)日：2013-07-10
申请号：CN201310084572.8
申请日：2013-03-15
Applicant: 清华大学
IPC: G11C11/56
Abstract: 本发明提出一种RRAM写电路，包括：存储单元阵列，存储单元阵列包括M行N列存储单元，其中每个存储单元包括一个电阻和一个晶体管，其中，晶体管的漏极经过电阻与位线相连，晶体管的栅极与字线相连，每一列晶体管的源极相连；和限流模块，限流模块包括与N列存储单元相对应的N个限流晶体管，限流晶体管的漏极与对应列的存储单元的源极相连，限流晶体管的栅极接限流电压，限流晶体管的源极与源线相连。本发明提出了置位过程中位线限流的RRAM写电路，在不增加面积的情况下，使得译码电路结构简单，而且能够并行写入包含‘0’和‘1’的多位数据信号。
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公开(公告)号：CN103077739A
公开(公告)日：2013-05-01
申请号：CN201210592868.6
申请日：2012-12-31
Applicant: 清华大学
IPC: G11C11/4063
Abstract: 本发明提出一种冗余结构动态随机访问存储单元，包括：写开关管、存储管、读开关管、冗余开关管、冗余存储管，第一、第二动态漏电补偿管，其中，写开关管、冗余开关管栅极受写入时序控制，漏极与写入位线相连，源极分别与存储管、冗余存储管栅极相连，存储管、冗余存储管栅极存储信息，源极接地，漏极都与读开关管漏极相连，读开关管栅极受读出时序控制，源极与读出位线相连，第一动态漏电补偿管栅极与冗余存储管栅极相连，源极与存储管栅极相连，漏极受动态补偿电压控制，第二动态漏电补偿管栅极与存储管栅极相连，源极与冗余存储管栅极相连，漏极受动态补偿电压控制。本发明的单元面积小、低功耗且与商用工艺兼容，能够克服软错误。
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公开(公告)号：CN103019878A
公开(公告)日：2013-04-03
申请号：CN201210592877.5
申请日：2012-12-31
Applicant: 清华大学
IPC: G06F11/07
Abstract: 本发明提出一种冗余结构存储单元，包括：第一开关管、第二开关管、第三开关管和第四开关管；第一存储管、第二存储管、第三存储管和第四存储管；以及第一动态漏电补偿管、第二动态漏电补偿管、第三动态漏电补偿管和第四动态漏电补偿管。本发明与传统的6管静态随机访问存储单元相比，漏电补偿NMOS管取代原有PMOS管，降低发生软错误概率，同时增加了存储信息的冗余节点和反馈通路，当任意单个节点翻转时，本发明能够自行通过冗余节点的信息恢复，具有良好的抗软错误能力。
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公开(公告)号：CN102261958B
公开(公告)日：2012-07-25
申请号：CN201110189494.9
申请日：2011-07-07
Applicant: 清华大学
IPC: G01J5/10
Abstract: 本发明公开了微电子及光电子技术领域中的一种高精度信号读出方法。本发明方法应用于阵列式红外图像传感器领域，该传感器主要设有红外探测器阵列与列级读出电路；在传统像素阵列四周设置暗像素参考，首先存储上参考行和下参考行数据，用于各行数据的行补偿值计算；再依次逐行选通红外探测器阵列中的各行像素从而完成一帧数据读出；该读出方法通过校准电路计算当前行各列数据的行补偿值与列补偿值，用于红外探测器阵列数据的二维线性补偿；最后通过列选择电路生成列选通逻辑，使当前行各列补偿后数据读出至片外。本发明能够有效的抑制像素的背景信号，提高读出电路的输出精度；能够以较简单的电路消除工艺相对偏差所带来的非一致性问题。
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Patent Agency Ranking
公开(公告)号：CN1477773B
公开(公告)日：2010-12-08
申请号：CN03146392.4
申请日：2003-07-11
Applicant: 清华大学
Abstract: 基于耦合电容共享的电荷泵电路属于模拟集成电路设计和快闪存储器电路设计领域，尤其涉及到单电源供电的NOR结构快闪存储器的高压电荷泵电路的设计。其特征在于，所述正高压电荷泵和负高压电荷泵通过一组由控制信号(VCP)和控制信号(VCN)控制的耦合开关共享一组耦合电容，所述控制信号(VCP)是控制耦合开关与所述正高压电荷泵耦合的控制信号，所述控制信号(VCN)是控制耦合开关与所述负高压电荷泵耦合的控制信号；所述耦合电容是能承受正高压和负高压的耦合电容，其一端连接所述耦合开关，其另一端依次交替连接上述两相非重叠时钟信号。
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公开(公告)号：CN100440377C
公开(公告)日：2008-12-03
申请号：CN200610011812.1
申请日：2006-04-28
Applicant: 清华大学
IPC: G11C11/419
Abstract: 一种应用于快闪存储器的读出放大器电路属于快闪存储器设计，尤其涉及到低电源电压下快闪存储器中读取操作电路的设计。其特征在于，该电路中采用了双相位预充电路，由两个同步或异步信号控制的NMOS管组成两个预充路径，在对位线进行预充的同时，对限制预充电流的NMOS隔离管的栅极进行充电，使得隔离管能迅速达到最大导通状态，有利于对位线进行预充电，消除了预充电流的瓶颈，进而得到更快的预充速度。本发明还采用了自调节负载电路和两级箝位电路，实现了低电源电压下快闪存储器的快速读取，同时还提高了系统的噪声免疫能力。
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公开(公告)号：CN1845253A
公开(公告)日：2006-10-11
申请号：CN200610011812.1
申请日：2006-04-28
Applicant: 清华大学
IPC: G11C11/419
Abstract: 一种应用于快闪存储器的灵敏放大器电路属于快闪存储器设计，尤其涉及到低电源电压下快闪存储器中读取操作电路的设计。其特征在于，该电路中采用了双相位预充电路，由两个同步或异步信号控制的NMOS管组成两个预充路径，在对位线进行预充的同时，对限制预充电流的NMOS隔离管的栅端进行充电，使得隔离管能迅速达到最大导通状态，有利于对位线进行预充电，消除了预充电流的瓶颈，进而得到更快的预充速度。本发明还采用了自调节负载电路和两级箝位电路，实现了低电源电压下快闪存储器的快速读取，同时还提高了系统的噪声免疫能力。
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公开(公告)号：CN119400222A
公开(公告)日：2025-02-07
申请号：CN202411487890.3
申请日：2024-10-23
Applicant: 清华大学
Abstract: 本公开的实施例提出了一种存算一体电路和电子设备。该存算一体电路包括忆阻器阵列、数模转换电路、位线计算模块、源线计算模块和控制模块，其中，控制模块被配置为基于存算一体电路的计算模式，控制忆阻器阵列、数模转换电路、位线计算模块和源线计算模块的操作，计算模式包括前向计算模式和反向传播模式。存算一体电路中的位线计算模块和源线计算模块在前向计算模式和反向传播模式均被使用，从而避免电路冗余，提高该存算一体电路的面积利用效率，增强权重和算力密度。
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公开(公告)号：CN117894360A
公开(公告)日：2024-04-16
申请号：CN202410064625.8
申请日：2024-01-16
Applicant: 清华大学
Abstract: 本公开实施例提供了一种存算一体阵列和存算一体装置。该存算一体阵列包括忆阻器阵列、m条字线和多个选通模块。忆阻器阵列包括m行n列忆阻器单元，且每个忆阻器单元包括彼此电连接开关元件和忆阻器。m条字线沿行方向延伸且分别用于一行忆阻器单元。多个选通模块接收第一控制信号且根据第一控制信号进行开关操作。同一行中相邻的v个忆阻器单元被分为一组，同一组中v个忆阻器单元的开关元件的栅极通过连接线彼此电连接，并且通过同一个选通模块连接到对应的字线上，其中，m、n和v为正整数。该存算一体阵列可以彻底关闭不参与计算的权重单元，进而降低大规模阵列下的漏电流。
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