公开(公告)号：CN119995610A

公开(公告)日：2025-05-13

申请号：CN202411310096.1

申请日：2024-09-19

Applicant: 上海清华国际创新中心 ,  清华大学

Inventor： 吴华强 ,  王泽 ,  贾郅平 ,  喻睿华 ,  高滨 ,  钱鹤 ,  唐建石

IPC: H03M7/24

Abstract: 本发明公开了一种数据转换方法、转换装置、转换电路以及存算一体设备，所述方法包括：获取待转换浮点型数据以及目标量化系数；基于目标整型数据的数据位数分别对待转换浮点型数据的尾数以及目标量化系数的尾数进行截位处理，以得到待转换浮点型数据的有效尾数以及目标量化系数的有效尾数，其中，有效尾数的位数比目标整整数据的数据位数少一位；基于截位处理后的目标量化系数对截位处理后的待转换浮点型数据进行格式转换，以得到待转换浮点型数据对应的目标整型数据。该方法基于尾数截位处理后的目标量化系数和待转换浮点型数据进行数据格式转换计算，大大减少了计算量，提升了数据转换效率。

公开(公告)号：CN119945663A

公开(公告)日：2025-05-06

申请号：CN202311459910.1

申请日：2023-11-03

Applicant: 清华大学

Inventor： 高滨 ,  李雪绮 ,  吴华强 ,  唐建石 ,  钱鹤

IPC: H04L9/08 ,  H04L9/32

Abstract: 本公开的实施例提供了一种密钥共享方法和密钥共享装置。该密钥共享方法包括：随机初始化得到密钥，使用与接收端共享物理不可克隆函数(PUF)值的PUF生成阵列基于密钥计算得到用于接收端的至少部分配置位信息，或者，随机初始化得到配置位信息，使用PUF生成阵列基于配置位信息计算得到用于接收端的密钥；以及将配置位信息提供给接收端，以使得接收端基于配置位信息使用PUF生成阵列生成得到密钥，PUF生成阵列包括忆阻器阵列，配置位信息包括用于控制PUF生成阵列中哪些计算单元参与密钥计算的信息，计算包括乘积累加计算。该密钥共享方法基于忆阻器阵列实现，有效地保证了密钥发送端和密钥接收端之间信息传递的可靠性和安全性。

公开(公告)号：CN119938591A

公开(公告)日：2025-05-06

申请号：CN202411693416.6

申请日：2024-11-25

Applicant: 清华大学

Inventor： 唐建石 ,  张伊蓓 ,  高滨 ,  钱鹤 ,  吴华强

IPC: G06F15/78

Abstract: 本申请涉及一种基于单片三维集成的混合存内计算方法及装置，其中，方法包括：构建第一硅基控制电路层、第二模拟存内计算阵列层、第三数字存算阵列层和第四数字存算阵列层，并对其进行原位垂直堆叠，且通过层间介质过孔依次连接各层构建单片三维集成系统；通过单片三维集成系统将目标待识别图像转换为读电压信号，并将读电压信号分别输入各存内计算阵列层，以得到对应的输出电流，且对输出电流执行信号计算和转换操作，以得到目标电压信号，并执行目标待识别图像对应的混合存内神经网络计算操作。由此，解决了现有的高密度混合存内计算架构的通信延时和功耗较大，且存内计算阵列总体面积较大，极大影响高密度混合存内计算性能等问题。

公开(公告)号：CN119815826A

公开(公告)日：2025-04-11

申请号：CN202311316471.9

申请日：2023-10-11

Applicant: 清华大学

Inventor： 唐建石 ,  史明成 ,  苏彦博 ,  高滨 ,  钱鹤 ,  吴华强

IPC: H10B12/00 ,  G11C13/00

Abstract: 一种存储器和集成电路。存储器包括存储单元结构，包括写入晶体管和读出晶体管，写入晶体管和读出晶体管各自包括栅极、有源层、第一极和第二极；写入晶体管的栅极被配置为接收扫描信号，写入晶体管的第一极与读出晶体管的栅极相连，并作为存储节点，写入晶体管的第二极被配置为接收写入信号，读出晶体管的第一极被配置为接收第一读出信号，读出晶体管的第二极被配置为接收第二读出信号，写入晶体管为N型晶体管，读出晶体管为P型晶体管，读出晶体管的所述有源层的载流子迁移率高于写入晶体管的有源层的载流子迁移率。由此，该存储器可增强存储节点的数据完整性、在具有较高数据保持时间的同时，具有稳定和读取时间和较快的读取速度。

公开(公告)号：CN119623540A

公开(公告)日：2025-03-14

申请号：CN202311181904.4

申请日：2023-09-13

Applicant: 华为技术有限公司 ,  清华大学

Inventor： 高滨 ,  张文彬 ,  姚鹏 ,  吴威 ,  杨伟 ,  吴华强

IPC: G06N3/063 ,  G06N3/084 ,  G06N3/0464

Abstract: 本申请公开了一种用于训练神经网络的控制装置和方法，属于人工智能技术领域。本装置在训练神经网络的过程中，基于输出阈值和误差阈值，对输出信号和误差信号进行二值化和三值化处理，得到输出符号信号和误差符号信号，限制了需要进行更新的权重的范围，减少了权重更新的次数，从而减少了神经网络训练的计算能耗，再基于输出符号信号、误差符号信号和输入信号，获取更新信号，该更新信号指示权重的更新方向，即便新型存储器的电导值的变化不可控且会发生漂移，本装置也能够在下一次迭代中，给出该新型存储器的电导值的正确的更新方向。因此，本装置能够以较小的计算能耗克服新型存储器的非理想特性，提高训练效率。

公开(公告)号：CN119008662A

公开(公告)日：2024-11-22

申请号：CN202411147737.6

申请日：2024-08-20

Applicant: 清华大学

Inventor： 唐建石 ,  刘凯盟 ,  高滨 ,  吴华强 ,  钱鹤

IPC: H01L29/06 ,  B82Y40/00 ,  H01L21/336

Abstract: 一种纳米片结构的制备方法和环栅式晶体管的制备方法。该纳米片结构的制备方法包括：提供纳米片基材，其中，纳米片基材包括衬底、设置在衬底上的第一材料层以及设置在第一材料层的远离衬底一侧的第二材料层，第一材料层具有第一侧壁，第二材料层具有第二侧壁；在第二侧壁上采用自对准的方式形成第一掩模；以及通过第一掩模对第一侧壁进行刻蚀，以使第一侧壁相对于第二侧壁内缩，形成凹口。该制备方法形成的纳米片结构中，第二材料层的第二侧壁形貌更均一，并且该制备方法无需增加额外光罩，成本较低且工艺友好。

公开(公告)号：CN114819093B

公开(公告)日：2024-11-01

申请号：CN202210497721.2

申请日：2022-05-09

Applicant: 清华大学

Inventor： 高滨 ,  林钰登 ,  唐建石 ,  吴华强 ,  张清天 ,  钱鹤

IPC: G06N3/047 ,  G06N3/063 ,  G06N3/084

Abstract: 一种利用基于忆阻器阵列的动态环境模型的策略优化方法和策略优化装置。该方法包括：获取基于忆阻器阵列的动态环境模型；根据动态环境模型以及对象策略进行多个时刻的多次预测，得到包括对象策略对应于多个时刻的优化代价的数据样本集合；基于数据样本集合，使用策略梯度优化算法进行策略搜索以对对象策略进行优化。该方法利用基于忆阻器阵列的动态环境模型来生成数据样本集合，实现基于动态环境模型的长期动态规划，然后使用策略梯度优化算法等更加稳定的算法进行策略搜索，能够有效地优化对象策略。

公开(公告)号：CN114139644B

公开(公告)日：2024-09-13

申请号：CN202111483548.2

申请日：2021-12-07

Applicant: 清华大学

Inventor： 唐建石 ,  李怡均 ,  高滨 ,  钱鹤 ,  吴华强

IPC: G06F18/241 ,  G06F18/211 ,  G06N3/0464 ,  G06N3/09

Abstract: 一种数据处理装置、数据处理方法和数据处理装置的制造方法。该数据处理装置包括：控制逻辑电路层，配置为控制数据的输入、输出以及数据处理流程；存内计算电路层，配置为根据控制逻辑电路层的控制以及提供的数据进行特征提取以得到分类特征；以及特征存储与计算电路层，配置为存储分类模板以及根据分类模板和存内计算电路层提供的分类特征进行分类；其中，控制逻辑电路层、存内计算电路层和特征存储与计算电路层至少部分层叠且通过多个层间介质过孔通信。该数据处理装置利用高密度、低寄生效应的层间介质过孔进行通信，可以减小通信延时与功耗。

公开(公告)号：CN118504640A

公开(公告)日：2024-08-16

申请号：CN202410584277.7

申请日：2024-05-11

Applicant: 清华大学

Inventor： 张清天 ,  关一新 ,  唐建石 ,  高滨 ,  吴华强 ,  钱鹤

IPC: G06N3/082 ,  G06N3/04

Abstract: 本申请涉及一种基于忆阻器神经网络的多重加噪训练方法及装置，其中，方法包括：获取目标忆阻器神经网络的多重加噪初始训练模型和训练迭代参数，并判断训练迭代参数是否满足迭代要求，若满足则获取当前批次索引参数，并在其满足批次要求时，建立模型列表和损失列表，同时获取当前加噪重数索引；基于当前加噪重数索引和预设重数索引分析策略，对当前加噪重数索引进行加噪重数分析，并得到加噪重数分析结果，以通过加噪重数分析结果执行权重加噪或模型优化操作，以生成目标忆阻器神经网络对应的多重加噪模型。由此，解决了现有技术中的网络模型与实际权重噪声网络模型并未达成较高的相似度，难以进一步提升神经网络的鲁棒性等问题。

公开(公告)号：CN118468950A

公开(公告)日：2024-08-09

申请号：CN202410595596.8

申请日：2024-05-14

Applicant: 清华大学

Inventor： 吴华强 ,  杨慧敏 ,  唐建石 ,  李怡均 ,  高滨 ,  钱鹤

IPC: G06N3/063 ,  G06N3/0455 ,  G11C11/412 ,  G11C11/417

Abstract: 本发明涉及人工智能算法硬件加速技术领域，特别涉及一种基于单片三维集成的Transformer加速器架构，包括：硅基逻辑电路，用于根据目标自然语言处理任务控制目标Transformer的电流流动方向进行逻辑运算；RRAM‑CIM阵列，其堆叠在硅基逻辑电路上方并互连通信，用于作为全静态权重模块，以根据目标自然语言处理任务执行线性变换运算；CFET 2T0C‑CIM阵列，其堆叠在RRAM‑CIM阵列上方并互连通信，用于作为半静态权重模块，以根据目标自然语言处理任务执行矩阵乘法运算。由此，解决了现有Transformer加速器结构中的全静态权重模块和半静态权重模块之间的数据搬运会限制系统性能等问题。