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公开(公告)号：CN115691613B
公开(公告)日：2023-04-28
申请号：CN202211713269.5
申请日：2022-12-30
Applicant: 北京大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于忆阻器的电荷型存内计算实现方法及其单元结构。本发明通过包含忆阻器、晶体管和电容的单元结构将忆阻器阻态转换成电荷存储在电容中，不同单元结构转换后的电荷再通过电容耦合的方式实现计算功能。区别于传统将忆阻器阻态转换成电流，再利用基尔霍夫电流定律进行计算的方法，本发明方法可以有效缓解器件涨落问题，极大减小计算时的电流并提高计算并行度，从而提高神经网络系统的计算能效和算力。
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公开(公告)号：CN115988956A
公开(公告)日：2023-04-18
申请号：CN202310046225.X
申请日：2023-01-31
Applicant: 北京大学
IPC: H10N70/20
Abstract: 本发明公开了一种相变温度可调的超晶格Mott相变器件，包括单晶氧化铝基底及其上由多层单晶二氧化钒薄膜和单晶二氧化铌薄膜交替层叠构成的超晶格薄膜，器件电极位于超晶格薄膜上，两个电极之间为超晶格平面沟道区。通过PLD法在氧化铝基底上交替生长二氧化钒和二氧化铌单晶薄膜获得的超晶格薄膜不仅能够有效融合两种材料的相变特性，所引入的多个存在应力的晶体界面也会影响材料的相变温度，可以将Mott材料的相变温度调节到与集成电路芯片工作环境相匹配的范围。相较于离子掺杂调节相变温度的方式，本发明能够提供更大的相变温度调节范围，大幅度降低Mott器件的能量消耗，确保正常稳定的工作效果，对于神经形态器件的发展和广泛应用具有重要意义。
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公开(公告)号：CN111061454B
公开(公告)日：2022-02-11
申请号：CN201911306380.0
申请日：2019-12-18
Applicant: 北京大学
Abstract: 本发明公开了一种基于双极性忆阻器的逻辑实现方法，将一个输入定义为双极性忆阻器的初始阻态，另一个输入定义为电压，输出定义为器件的最终阻态，用一个器件在一步读两步写的操作以内完成16种布尔逻辑功能，包括对于其他逻辑操作方式难以实现的异或逻辑也仅需一个器件一次读写就可完成。此方法无需初始化，可以直接进行逻辑级联，比现有的逻辑方法更加高效。同时，本发明还提供了一种基于此方法的一位全加器与两位乘法器的实现方案，与其他的方法相比，本方法使用的器件数更少，步数也更少，因此更加高效。因此，本方法可作为一种通用逻辑方法，极具发展前景。
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公开(公告)号：CN113871471A
公开(公告)日：2021-12-31
申请号：CN202111042709.4
申请日：2021-09-07
Applicant: 北京大学
IPC: H01L29/772 , H01L29/423 , H01L29/10 , H01L29/06 , H01L21/335 , G06N3/063
Abstract: 本发明公开了一种离子栅双模树突器件及其在神经网络加速器中的应用，首次提出利用离子栅介质的有机离子漂移过程受控于栅电压幅值与脉宽的特性制备双模树突器件，通过对离子栅器件的栅极输入不同模式的电压信号，使器件具备类似于生物树突的超线性或亚线性两种不同响应模式，从而令人工树突器件具备多模式的非线性信号整合能力。同一个器件对电压脉冲输入具有超线性和亚线性两种整合模式，使得单一器件能够完成复杂的仿生功能，简化了电路设计复杂度；树突的非线性信号整合功能增强了单层神经网络的信号处理能力，使多层神经网络运算简化为单层神经网络运算，降低了神经网络加速器对面积、延时、功耗的需求；器件结构简单，易于集成。
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公开(公告)号：CN113822422A
公开(公告)日：2021-12-21
申请号：CN202111043411.5
申请日：2021-09-07
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明公开了一种基于忆阻器的混合集成电路单元，实现对异或型树突的核心功能模拟。本发明利用二极管的非线性、忆阻器RESET的电学特性以及晶体管的沟道电阻可调的特点，将三者进行串联实现异或型树突的“异或”逻辑以及模拟抑制性信号施加时对逻辑功能的影响。其异或型树突的非线性电学特性可以作为神经网络中的激活函数，使得单层感知机网络即可区分线性不可分的数据，其简单的电路单元结构比传统的CMOS激活函数单元需要更少的器件数量以及更小的面积，因此可以明显优化芯片整体性能。
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Patent Agency Ranking
公开(公告)号：CN109994139B
公开(公告)日：2020-11-03
申请号：CN201910197881.3
申请日：2019-03-15
Applicant: 北京大学
IPC: G11C13/00
Abstract: 本发明提供了一种基于单极性忆阻器的完备非易失逻辑实现方法及其应用。单个单极性忆阻器即为一个基本的逻辑单元，通过对输入变量“1”进行两种方式的定义，本发明利用单个单极性忆阻器可在3步内实现完备的16种布尔逻辑功能，大大提高了效率，节省了电路面积，高的逻辑完备性能够有助于实现更加复杂的逻辑功能。进一步的，基于本发明异或(XOR)逻辑实现的高效性，利用单极性忆阻阵列实现包含异或(XOR)逻辑门的运算功能，如：汉明距离、对称加密解密和常见算术运算等应用，其中，加密解密用到的密钥可以利用忆阻器固有的参数涨落随机产生，实现了整个加密解密过程的硬件化，增加了安全性，降低了软件开销。
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公开(公告)号：CN111341911A
公开(公告)日：2020-06-26
申请号：CN202010187425.3
申请日：2020-03-17
Applicant: 北京大学
Abstract: 本发明公开了一种基于二维铁电材料的人工异源突触器件及调控方法，首次提出采用具有面内和面外极化耦合的二维铁电材料作为功能层材料制备三端人工突触器件，利用材料本征的极化耦合特性来实现第三端的电学调控。增加的调控端可以促进或抑制人工突触器件的权值调控能力，使得人工突触器件能够完成更加复杂的仿生功能；第三端利用电场进行调控，调控的功耗极低；器件结构易于集成；每个器件能够单独调控，互不干扰。
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公开(公告)号：CN111061454A
公开(公告)日：2020-04-24
申请号：CN201911306380.0
申请日：2019-12-18
Applicant: 北京大学
Abstract: 本发明公开了一种基于双极性忆阻器的逻辑实现方法，将一个输入定义为双极性忆阻器的初始阻态，另一个输入定义为电压，输出定义为器件的最终阻态，用一个器件在一步读两步写的操作以内完成16种布尔逻辑功能，包括对于其他逻辑操作方式难以实现的异或逻辑也仅需一个器件一次读写就可完成。此方法无需初始化，可以直接进行逻辑级联，比现有的逻辑方法更加高效。同时，本发明还提供了一种基于此方法的一位全加器与两位乘法器的实现方案，与其他的方法相比，本方法使用的器件数更少，步数也更少，因此更加高效。因此，本方法可作为一种通用逻辑方法，极具发展前景。
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公开(公告)号：CN106814991B
公开(公告)日：2019-12-13
申请号：CN201710049933.3
申请日：2017-01-23
Applicant: 北京大学
IPC: G06F7/58
Abstract: 本发明公布了基于阻变存储器RRAM的无偏真随机数生成方法及生成器。将两个RRAM通过并联方式连接，使得阻变电压同时施加在两个RRAM上，两个RRAM均处于高阻态且阻值不同；或通过串联方式连接，使得阻变电压通过分压方式落在两个RRAM上，控制施加的阻变电压的大小为单个RRAM的阻变电压的2倍，使得两个RRAM的阻值分别处于高阻和低阻的随机状态；然后，方案A为交替施加正负不同的读取电压；方案B为将产生的信号再接入零位比较器并将两个零位比较器的输出端一起接入选择器，同时添加一个周期的时钟信号作为选择信号，交替输出两个零位比较器的结果。本发明在保证产生无偏性真随机数的同时，操作简单易行，实用性强。
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公开(公告)号：CN119918601A
公开(公告)日：2025-05-02
申请号：CN202411963418.2
申请日：2024-12-30
Applicant: 北京大学
Abstract: 本发明公开一种单脉冲神经元电路及其操作方法，属于人工神经网络技术领域。本发明单脉冲神经元电路利用了单个易失性阈值阻变忆阻器模拟神经动力学行为，并结合器件数量极少的紧凑输入截断反馈电路来达到单脉冲发放与编码功能。本发明单脉冲神经元电路可以用于边缘端类脑计算系统，能够模拟神经元的脉冲发放功能，在检测到自身脉冲发放后，截断神经元输入端的传输管，实现基于单个脉冲的神经编码模式，用以解决传统频率编码在多方面的不足以及已被报道过的单脉冲神经元电路开销过大的问题，在能效与计算速度要求较大的应用场景如边缘端类脑计算系统中，有利于更大规模的集成，具有颇大的发展前景。
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