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公开(公告)号：CN101282120A
公开(公告)日：2008-10-08
申请号：CN200710065179.9
申请日：2007-04-05
Applicant: 中国科学院微电子研究所
IPC: H03M1/82
Abstract: 本发明公开了一种MDAC电路，该电路由四相时钟进行控制，包括运放、第一开关电容单元、第二开关电容单元、第三开关电容单元、第四开关电容单元和第五开关电容单元构成的第一级MDAC，用于对接收自外部的差分信号in_1和in_2进行余差放大，将得到的差分信号out_1和out_2输出给第二级MDAC；运放、第二开关电容单元、第三开关电容单元、第四开关电容单元和第五开关电容单元构成的第二级MDAC，用于对接收自第一级MDAC的差分信号out_1和out_2进行余差放大，并在另外两个时钟相将得到的差分信号在同一对差分节点out1和out2输出。本发明同时公开了一种应用MDAC电路的流水线ADC。本发明降低了MDAC电路的功耗，消去了运放的失调电压对第二级MDAC输出的影响。
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公开(公告)号：CN101282118A
公开(公告)日：2008-10-08
申请号：CN200710065176.5
申请日：2007-04-05
Applicant: 中国科学院微电子研究所
IPC: H03M1/38
Abstract: 本发明涉及流水线模数转换器(ADC)技术领域，公开了一种消去采样保持电路的流水线ADC，该流水线ADC中的第一级乘法数模转换电路(MDAC)采用1.5比特的结构。本发明同时公开了一种应用消去采样保持电路的10位流水线ADC以及一种在流水线ADC中消去采样保持电路的方法。利用本发明，提高了对电压误差的容忍程度，减小了由于采样时刻或采样时间常数不同导致的第一级MDAC采样电压和第一级子ADC采样电压之间的误差。
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公开(公告)号：CN101281792A
公开(公告)日：2008-10-08
申请号：CN200710065177.X
申请日：2007-04-05
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种采样保持电路，包括运算放大器、采样电容Cs、附加电容C1、第一开关S1、第二开关S2、第三开关S3和第四开关S4；采样电容Cs的上极板接运算放大器的反相输入端，底极板接第一开关S1，采样保持电路的输入电压通过第一开关S1和采样电容Cs接运算放大器的反相输入端；附加电容C1的上极板接运算放大器的同相输入端，底极板接固定电平，采样保持电路的输入电压通过第四开关S4和附加电容C1接固定电平；采样保持电路的输入电压通过S1和S3接运算放大器的输出端，通过S1、采样电容Cs和S2接运算放大器的输出端，并通过S4接运算放大器的同相输入端。本发明有效的降低了采样保持电路的功耗。
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公开(公告)号：CN101277115A
公开(公告)日：2008-10-01
申请号：CN200710064869.2
申请日：2007-03-28
Applicant: 中国科学院微电子研究所
IPC: H03M1/38
Abstract: 本发明涉及数字信号处理技术领域，公开了一种运放共享的MDAC电路，该电路包括：第一级MDAC电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1和out2输出给第二级MDAC；第二级MDAC电路，用于对接收自第一级MDAC的差分信号out1和out2进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点out1和out2输出。本发明同时公开了一种应用运放共享乘法数字模拟转换电路的流水线ADC。利用本发明，实现了对传统运放共享MDAC电路的改进，在与传统运放共享MDAC电路具有相同功耗优化的同时提高运放共享MDAC电路的精度和速度。
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公开(公告)号：CN100367285C
公开(公告)日：2008-02-06
申请号：CN200410074678.0
申请日：2004-09-13
Applicant: 中国科学院微电子研究所
IPC: G06F17/50 , G06F9/455 , H01L21/8244 , G11C11/41
Abstract: 本发明涉及半导体存储器技术领域，特别是一种基于静态随机存储器(SRAM)的快速仿真器及快速仿真方法。电路版图结构是由位于顶点处的存储单元和其它位置上的存储单元的等效电路模型所构成。仿真方法步骤如下：步骤1，找到并保留位于SRAM版图中顶点处的存储单元版图；步骤2，对其它位置上的存储单元版图提取相应的等效电路模型；步骤3，对这种等效的电路整个提取网表进行后仿真，而仿真过程中只需要仿真已保留的顶点处存储单元即可。这种快速仿真器及方法的特点是适用范围很广，不但适用于SRAM设计，还可以用于很多其它类型的存储器设计。
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Patent Agency Ranking
公开(公告)号：CN1763928A
公开(公告)日：2006-04-26
申请号：CN200410083804.9
申请日：2004-10-18
Applicant: 中国科学院微电子研究所
IPC: H01L21/82 , H01L21/8244 , H01L27/11 , G06F17/50
Abstract: 本发明涉及半导体存储器技术领域，特别是一种基于静态随机存储器(SRAM)的快速综合设计方法。SRAM的快速综合设计方法，它主要分三个操作步骤：首先，与常规的SRAM全定制设计方法相同，它最初进行SRAM的结构以及晶体管级的电路设计；其次，在常规的设计方法中，通常对整个版图进行设计与验证，而这种可综合的方法与之不同，它是根据电路的特点先把电路分为重复单元与非重复单元两类，然后对这两类电路分别进行版图的绘制和验证，对于重复的单元只需要对最小的单元进行设计与验证即可；最后，采用综合的技术实现整个电路网表的整合，这个网表便是后仿真所需的电路网表。
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公开(公告)号：CN112787963B
公开(公告)日：2022-09-20
申请号：CN202011572418.1
申请日：2020-12-25
Applicant: 中国科学院微电子研究所
IPC: H04L25/03
Abstract: 本发明公开了一种应用于滤波器的自适应判决反馈均衡信号处理方法，包括对输入信号进行均衡运算得到衰减信号；根据预设反馈阶数和预设反馈系数对衰减信号采样得到误差信号和数据采样信号；对误差信号和数据采样信号串并转化得到并行数据m位误差信号和m位数据采样信号；对m位误差信号计数统计，根据计数统计结果调整预设反馈阶数，并重复上述调整操作至预设反馈阶数恒定；获取滤波器对衰减信号的响应和期望值，对响应和期望值做差得到误差值，根据误差值调整预设反馈系数，并重新采样，重复上述调整操作至误差值至收敛；输出恒定后的预设反馈阶数及误差值收敛后的预设反馈系数。本发明还公开了一种自适应判决反馈均衡信号处理装置及系统。
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公开(公告)号：CN112104044B
公开(公告)日：2021-12-24
申请号：CN202011005068.0
申请日：2020-09-22
Applicant: 中国科学院微电子研究所
IPC: H02J7/00
Abstract: 本公开提供了一种应用于快速充电接口中的片外高压隔离电路包括：第一电压信号输出电路、第二电压信号输出电路、所述第二电压信号输出电路的关断电路、电荷吸收电路；其中，所述第一电压信号输出电路，包括：第一晶体管M1，第二电压信号输出电路，包括：第二晶体管M2、第三晶体管M3及电阻R1，第二电压信号输出电路的所述关断电路，包括：第四晶体管M4，电荷吸收电路，包括：第五晶体管M5，本发明能有效避免因充电线受损而短路导致的芯片内部核心电路器件的损坏。
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公开(公告)号：CN112787963A
公开(公告)日：2021-05-11
申请号：CN202011572418.1
申请日：2020-12-25
Applicant: 中国科学院微电子研究所
IPC: H04L25/03
Abstract: 本发明公开了一种应用于滤波器的自适应判决反馈均衡信号处理方法，包括对输入信号进行均衡运算得到衰减信号；根据预设反馈阶数和预设反馈系数对衰减信号采样得到误差信号和数据采样信号；对误差信号和数据采样信号串并转化得到并行数据m位误差信号和m位数据采样信号；对m位误差信号计数统计，根据计数统计结果调整预设反馈阶数，并重复上述调整操作至预设反馈阶数恒定；获取滤波器对衰减信号的响应和期望值，对响应和期望值做差得到误差值，根据误差值调整预设反馈系数，并重新采样，重复上述调整操作至误差值至收敛；输出恒定后的预设反馈阶数及误差值收敛后的预设反馈系数。本发明还公开了一种自适应判决反馈均衡信号处理装置及系统。
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公开(公告)号：CN112202426A
公开(公告)日：2021-01-08
申请号：CN202011114656.8
申请日：2020-10-16
Applicant: 中国科学院微电子研究所
Abstract: 一种相位插值器，包括电流可控的尾电流管、时钟边沿斜率与幅度控制单元和插值相位产生单元，其中，电流可控的尾电流管，用于产生随锁相环时钟频率变化趋势相同的电流并提供给所述时钟的边沿斜率与幅度控制单元；时钟边沿斜率与幅度控制单元，用于根据偏置电流值动态调整时钟信号的边沿斜率和幅度；插值相位产生单元，输入信号来源于所述时钟边沿斜率与幅度控制单元，用于产生并输出最终的插值相位。本发明提供了一种应用于多速率的高线性度的相位插值器，通过将低速时钟的陡峭时钟边沿转化得平缓，同时可将高速时钟的平缓时钟边沿转化得陡峭，从而实现多速率的高线性度的相位插值功能。
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