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公开(公告)号：CN110708046A
公开(公告)日：2020-01-17
申请号：CN201910933681.X
申请日：2019-09-29
Applicant: 广州润芯信息技术有限公司
Abstract: 本发明公开了一种占空比为25％的正交本振信号产生装置，通过采用两个结构相同的D锁存器级联形成负反馈环路，实现占空比为25％的本振信号的产生，同时还保证了IQ两路本振信号的相位差为90度，解决了现有技术需要首先通过占空比产生模块生成占空比信号，然后在根据相位校准模块对占空比信号进行校准的方法导致无线接收机的功耗大、体积大等问题，同时还可解决本振信号经过相位校准模块后导致占空比变大的问题。本发明还公开了一种占空比为25％的正交本振信号产生装置的控制方法。
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公开(公告)号：CN104919704B
公开(公告)日：2019-01-18
申请号：CN201380070303.4
申请日：2013-11-15
Applicant: 密克罗奇普技术公司
Inventor： S·S·斯蒂德曼 , Z·伦德斯特鲁姆 , C·N·格洛扎 , S·D·库帕查恩 , H·达尔马瓦斯克伊塔
Abstract: 本发明涉及一种互补输出产生器COG模块，其产生由上升及下降事件源所确定的至少两个互补输出。在所述COG模块的简单配置中，所述上升及下降事件源为相同信号，所述相同信号为具有所要周期及工作循环的信号。所述COG模块将此单信号输入转换成双互补输出。所述双输出的频率及工作循环实质上匹配所述单输入信号的频率及工作循环。可在所述互补输出之间引入消隐及静带时间，且还可对所述双互补输出进行相位延迟。另外，所述COG模块可提供高达四个输出以用于控制半波及全波桥式功率应用。
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公开(公告)号：CN103843250A
公开(公告)日：2014-06-04
申请号：CN201280047869.0
申请日：2012-09-30
Applicant: 高通股份有限公司
Inventor： C·K·权
CPC classification number: H03K5/151 , H03K5/1565
Abstract: 用于对由制造工艺、电压和温度（PVT）中的变动所导致的误差以及输入定时误差进行自校正的电路的系统和方法。在示例性实施例中，提供了用于改善互补逻辑电路（400）中的输出信号（410）质量的方法。用第一可变电源（Vss）来数字化启用或偏置（控制B、控制D）互补逻辑电路中的n型晶体管。用第二可变电源（Vdd）来数字化启用或偏置（控制A、控制C）互补逻辑电路中的p型晶体管，该第二可变电源提供与第一可变电源的电压不同的电压，以减轻在p型晶体管（435）和n型晶体管（440）之间的开关时间中的差异。
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公开(公告)号：CN103701438A
公开(公告)日：2014-04-02
申请号：CN201310453059.1
申请日：2013-09-26
Applicant: 美国亚德诺半导体公司
CPC classification number: H03H7/06 , H03B27/00 , H03H7/20 , H03H7/21 , H03H11/22 , H03H2007/0192 , H04L7/0025 , H04L7/033
Abstract: 本发明提供用于正交时钟信号产生的装置和方法。在某些实施中，正交时钟信号产生器包括正弦整形滤波器和多相滤波器。所述正弦整形滤波器可接收输入时钟信号，如方波或矩形波，并且可对所述输入时钟信号进行滤波以产生正弦型时钟信号。此外，所述多相滤波器可使用所述正弦型时钟信号以产生同相（I）和正交相（Q）时钟信号，其可具有约九十度的相差。在某些配置中，由所述多相滤波器产生的所述同相和正交相时钟信号可被缓冲电路缓冲以产生适合使用于时钟和数据恢复（CDR）系统中的同相和正交相正弦型参考时钟信号。
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公开(公告)号：CN101043211B
公开(公告)日：2012-06-27
申请号：CN200710088749.6
申请日：2007-03-22
Applicant: 瑞萨电子株式会社
Inventor： 青木干夫
IPC: H03K5/151
CPC classification number: H03K5/151 , H03K19/094
Abstract: 根据本发明的实施例的互补信号生成电路包括：反相元件，反相第一信号以便生成第二信号；第一晶体管，根据第一信号，电连接第一电源电位和第一输出端；第二晶体管，根据第二信号，电连接第一输出端和第二电源电位；第三晶体管，根据第二信号，电连接第一电源电位和第二输出端；以及第四晶体管，根据第一信号，电连接第二输出端和第二电源电位。
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Patent Agency Ranking
公开(公告)号：CN101043211A
公开(公告)日：2007-09-26
申请号：CN200710088749.6
申请日：2007-03-22
Applicant: 恩益禧电子股份有限公司
Inventor： 青木干夫
IPC: H03K5/151
CPC classification number: H03K5/151 , H03K19/094
Abstract: 根据本发明的实施例的互补信号生成电路包括：反相元件，反相第一信号以便生成第二信号；第一晶体管，根据第一信号，电连接第一电源电位和第一输出端；第二晶体管，根据第二信号，电连接第一输出端和第二电源电位；第三晶体管，根据第二信号，电连接第一电源电位和第二输出端；以及第四晶体管，根据第一信号，电连接第二输出端和第二电源电位。
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公开(公告)号：CN101019316A
公开(公告)日：2007-08-15
申请号：CN200580026234.2
申请日：2005-07-18
Applicant: 汤姆森特许公司
Inventor： 托马斯·格雷恩 , 莱因哈德·基尔申斯坦 , 马赛厄斯·蔡德勒
IPC: H03K5/151
CPC classification number: H03K5/151
Abstract: 本发明提供了一种用于驱动电子设备的驱动电路、驱动电子设备的方法、以及包括这种驱动电路的对应电子设备。本发明的驱动电路被适配为以推挽模式生成第一和第二时钟信号。在一个实施例中，第一和第二时钟信号通过相应的驱动模块而被生成，并且进行由耦合模块提供的推挽模式耦合。此外，本发明的驱动电路的实施例包括电感性元件，其与电荷耦合器件的内部电容一起形成谐振电路。该谐振电路的谐振频率基本上等于所述时钟信号的频率，由此有效地允许驱动电路功耗的减小。
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公开(公告)号：CN1295871C
公开(公告)日：2007-01-17
申请号：CN02816952.2
申请日：2002-08-08
Applicant: 因芬尼昂技术股份公司
Inventor： G·梅彻尔
CPC classification number: H03K5/1504 , H03K5/1515
Abstract: 本发明关于一种产生非重叠时钟相位的电路装置，其具有第一电路单元以合并两输入信号以形成输出信号及第二电路单元以合并两输入信号以形成输出信号，第一及第二电路单元的个别第一输入被提供用于共同时钟信号的施用，及第一多路复用器单元，第一输入被连接至第一电路单元的输出，第二输入被连接至第二电路单元的输出及多路复用器单元的输出皆被连接至该第一及第二电路单元的第二输入及提供第三输入以在第一多路复用器单元的输入间切换以施用时钟信号，许多非重叠时钟相位由该第一及第二电路单元及该第一多路复用器单元的输出信号提供。
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公开(公告)号：CN110708046B
公开(公告)日：2024-11-15
申请号：CN201910933681.X
申请日：2019-09-29
Applicant: 广州润芯信息技术有限公司
Abstract: 本发明公开了一种占空比为25％的正交本振信号产生装置，通过采用两个结构相同的D锁存器级联形成负反馈环路，实现占空比为25％的本振信号的产生，同时还保证了IQ两路本振信号的相位差为90度，解决了现有技术需要首先通过占空比产生模块生成占空比信号，然后在根据相位校准模块对占空比信号进行校准的方法导致无线接收机的功耗大、体积大等问题，同时还可解决本振信号经过相位校准模块后导致占空比变大的问题。本发明还公开了一种占空比为25％的正交本振信号产生装置的控制方法。
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