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公开(公告)号：CN109388853A
公开(公告)日：2019-02-26
申请号：CN201811045864.X
申请日：2018-09-07
Applicant: 北京大学
IPC: G06F17/50
Abstract: 本发明公开了一种单双极混合高效忆阻逻辑电路及其控制方法。本发明通过构建混合忆阻逻辑单元，能够在同一单元实现多种布尔逻辑功能，且每一种布尔逻辑仅需一步逻辑操作即可完成；通过扩展混合忆阻逻辑单元进一步构建单极性器件包围双极性器件构成的混合忆阻逻辑阵列，从而实现更加复杂的逻辑功能，根据实际情况同时在多行或多列之间实现并行运算，操作更加灵活、高效；另外，只需一步初始化操作就可以在同一阵列当中实现多种不同逻辑功能的转换，具备很高的逻辑功能可重构性；只需要选取不同的顶电极材料分别构建单极性忆阻阵列和双极性忆阻阵列即可；本发明实现非易失逻辑具有较大的优势，因此可以作为实现高效可重构非易失逻辑的通用方法。
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公开(公告)号：CN107039586A
公开(公告)日：2017-08-11
申请号：CN201710174064.7
申请日：2017-03-22
Applicant: 北京大学
CPC classification number: H01L45/08 , G11C13/0002
Abstract: 本发明公开了一种支持非易失“与非”逻辑的三端忆阻器及实现方法。本发明采用底电极、阻变层和顶电极形成MIM纳米堆垛结构，再覆盖绝缘调制层，在绝缘调制层上形成调制电极；只有在调制电极和顶电极同时施加高电压时，两个叠加电场共同作用，阻变层中的离子发生输运，形成局域的导电通道，导致电阻降低，由高阻态转变为低阻态，逻辑运算的结果通过电阻状态以非易失的形式存储在三端忆阻器当中，从而实现非易失“与非”逻辑功能；本发明中的非易失“与非”逻辑门实现仅需单个三端忆阻器，有利于提高非易失电路集成密度，降低逻辑级联的复杂度，并有利于降低电路的功耗。此外，本发明涉及的三端忆阻器制备工艺与传统CMOS工艺相兼容。
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公开(公告)号：CN118613060A
公开(公告)日：2024-09-06
申请号：CN202410730387.X
申请日：2024-06-06
Applicant: 北京大学
Abstract: 本发明公开一种阻变存储器及其操作方法，属于微电子和集成电路技术领域。本发明通过设计第一电极‑第一阻变层‑中间层‑第二阻变层‑第二电极结构，结合各层材料的特殊设计和操作方法，利用第二阻变层作为串联电阻在第一阻变层的成形(Forming)操作中施加限流或优化限流效果，降低了阻变存储器失效的可能性，且避免了对阻变存储器的后续使用过程产生负面影响，使串联电阻导致的等效开关比降低的问题得到了极大的改善，同时没有引入额外的面积开销。
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公开(公告)号：CN118609628A
公开(公告)日：2024-09-06
申请号：CN202410781014.5
申请日：2024-06-18
Applicant: 北京大学
IPC: G11C13/00 , G06N3/0499
Abstract: 本发明公开了一种基于忆阻器的大模型存算一体加速方法及其适配的数据流处理方法，该方法将大模型内的庞大参数量，以分布式的方式卸载到忆阻器存算一体架构上，该架构将存储分为多个层次，存算一体模块、计算核心、单片和忆阻器阵列级别，以使用相同的架构承载不同的网络结构。在这一架构的基础上，本发明对以GPT‑3为例的大模型进行算子拆解，并设计数据流最大化并行利用硬件资源，达到大模型加速的效果。本发明公开了上述架构和数据流设计，填补了当前大模型硬件加速在基于忆阻器的存算一体系统上的架构空白和数据流空白，促进存算一体技术和大模型技术的进一步发展。
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Patent Agency Ranking
公开(公告)号：CN113675334B
公开(公告)日：2024-05-24
申请号：CN202010407524.8
申请日：2020-05-14
Applicant: 北京大学
IPC: H10N70/20
Abstract: 本发明公开了一种基于可动导电纳米颗粒的忆阻网络及自组织演化运算应用。该忆阻网络包括衬底、多个导电电极、介质层和可动导电纳米颗粒，其中导电电极位于衬底之上，为忆阻网络的信号输入及输出端；介质层填充在导电电极之间，可动导电纳米颗粒分散在介质层表面和/或内部，在电场作用下可动导电纳米颗粒能够在介质层中发生迁移，能够高度映射自演化网络涌现行为，在求解传统计算机难以求解的一些经典复杂运算问题时具备天然的优势。本发明还提供了基于可动导电纳米颗粒的忆阻网络在求解经典优化问题方面的应用实例，包括最短路径问题、迷宫问题的求解，可以大大降低运算的时间复杂度和空间复杂度。
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公开(公告)号：CN117669641A
公开(公告)日：2024-03-08
申请号：CN202311645408.X
申请日：2023-12-04
Applicant: 北京大学
Abstract: 本发明公开了一种认知架构处理器及运行方法，属于认知架构硬件加速领域。本发明针对软件认知架构存在的无法进行并行计算、算力不能满足全部需求、算力和成本难以兼顾等问题，通过硬件实现了一种认知架构处理器，该处理器包括状态控制模块、初始化模块、工作记忆存储器、工作记忆缓冲区、程序性记忆存储器、接口控制器、决策模块、输入模块和输出模块。采用本发明可以提高认知架构处理数据、进行推理的速度，使其具有更高的实时响应能力。
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公开(公告)号：CN117014016A
公开(公告)日：2023-11-07
申请号：CN202311037278.1
申请日：2023-08-17
Applicant: 北京大学
Abstract: 本发明公开了一种面向存算一体系统的有限域纠错编解码方法及系统，同时适用于模拟存内计算中部分和累加后的纠错任务，以及常规存储器读数据的纠错任务。本发明利用非二进制的q阶有限域运算处理输入码字，使用预处理好的生成矩阵得到同属于该有限域的编码结果并实现纠错码的生成，并在输出端进行还原，从而降低了存内计算结果的误码率，提高了其可靠性。基于该编解码方法，本发明公开了相应的解码电路系统设计，分为校验节点与变量节点两部分，二者间的连接由校验矩阵定义，并采用基于有限域的置信度传播。经过校验节点与变量节点间的多次置信度传播迭代，纠错结果将实现收敛并得到最终解码结果。
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公开(公告)号：CN116741235A
公开(公告)日：2023-09-12
申请号：CN202310673208.9
申请日：2023-06-08
Applicant: 北京大学
Abstract: 本发明公开了一种读写可重构的忆阻器存算一体系统，包括由M×N个1T1R结构单元组成的忆阻器阵列，每一列设置一条字线WL和一条源线SL，每一行设置一条位线BL，WL与SL平行，而BL与WL和SL垂直；在1T1R结构单元中，晶体管的源端连接SL，栅极连接WL，忆阻器的一端连接晶体管的漏端，另一端连接BL；阵列读出数据既可以从BL端输出，也可以从SL端输出，具有可重构性。该忆阻器存算一体系统可以有效防止阵列操作过程中所施加电压超过晶体管额定电压；结合本发明的操作方式，在对阵列进行读写时可以有效防止串扰与漏电，可以在无漏电情况下进行批量Forming/Set/Reset操作。
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公开(公告)号：CN113822422B
公开(公告)日：2023-08-29
申请号：CN202111043411.5
申请日：2021-09-07
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明公开了一种基于忆阻器的混合集成电路单元，实现对异或型树突的核心功能模拟。本发明利用二极管的非线性、忆阻器RESET的电学特性以及晶体管的沟道电阻可调的特点，将三者进行串联实现异或型树突的“异或”逻辑以及模拟抑制性信号施加时对逻辑功能的影响。其异或型树突的非线性电学特性可以作为神经网络中的激活函数，使得单层感知机网络即可区分线性不可分的数据，其简单的电路单元结构比传统的CMOS激活函数单元需要更少的器件数量以及更小的面积，因此可以明显优化芯片整体性能。
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