公开(公告)号：CN1495855A

公开(公告)日：2004-05-12

申请号：CN03158585.X

申请日：2003-09-19

Applicant: 佳能株式会社

Inventor： 板野哲也 ,  乾文洋 ,  小仓正德

IPC: H01L21/027 ,  H01L21/768 ,  G03F7/20 ,  H01L27/146

CPC classification number: G03F7/70425 ,  G03F7/70466 ,  H01L27/146

Abstract: 在存在着具有跨越和不跨越连接位置的区域的布线层的半导体器件中，由于在用连接曝光形成具有跨越连接位置的区域的布线层时，考虑对准裕度进行图形形成，故比起用成批曝光工艺形成的情况来，在布线宽度、布线间间隔方面是不利的。在具有多个布线层的半导体器件的制造方法中，其特征在于：第1布线层，采用把所希望的图形分割成多个，把上述分割后的图形彼此连接起来进行曝光的办法进行图形形成，第2布线层，采用用成批曝光工艺的办法进行图形形成。