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公开(公告)号：CN108416437B
公开(公告)日：2021-08-03
申请号：CN201810249510.0
申请日：2016-04-18
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供了一种用于乘加运算的人工神经网络的处理系统及方法，其中，所述人工神经网络的处理系统，包括：多核心处理模块，其包括多个核心处理模块，用于执行神经网络运算中的乘加运算。本公开用于乘加运算的人工神经网络的处理系统及方法，其在神经网络处理系统中引入多核设计，从而提升神经网络处理系统的运算速度，使得神经网络处理系统性能更高，更加高效。
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公开(公告)号：CN108416436B
公开(公告)日：2021-06-01
申请号：CN201810249470.X
申请日：2016-04-18
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供了一种使用多核心处理模块进行神经网络划分的方法及其系统，其中，人工神经网络的处理系统，包括：多核心处理模块，其包括多个核心处理模块；其中，所述神经网络根据多核处理模式进行神经网络划分，包括：从输入神经元划分、输出神经元划分和权值连接划分。本公开使用多核心处理模块进行神经网络划分的方法及其系统，其在神经网络处理系统中引入多核设计，从而提升神经网络处理系统的运算速度，使得神经网络处理系统性能更高，更加高效。
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公开(公告)号：CN111831582A
公开(公告)日：2020-10-27
申请号：CN202010689148.6
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供一种用于智能处理器的内存管理装置及方法，装置包括：循环内存段，包括第一内存区域、第二内存区域及第三内存区域，分别用于所述智能处理器进行运算过程中的分形运算、规约运算、数据装载及写回时调用；静态内存段，包括第四内存区域及第五内存区域，用于存储所述智能处理器进行运算时输入的分形指令。基于指令执行生命周期的差别，将智能处理器控制系统内存进行分类管理，可提高智能处理器的执行效率，并且，内存管理装置中增加张量置换单元可以进一步显著改善智能处理器的执行效率，同时数据一致性也得以维护。
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公开(公告)号：CN111831339A
公开(公告)日：2020-10-27
申请号：CN202010688860.4
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本公开提供一种用于智能处理器的指令执行方法及装置，方法包括：指令译码，将执行分形运算的串行分解子指令译码为本地指令及分形运算指令；数据装载，将分形运算所需数据从外部存储单元读取至智能处理器的本地存储单元；操作执行，根据分形运算指令对数据完成分形运算；规约执行，根据本地指令对分形运算的结果进行规约运算；数据写回，将本地存储器中存储的规约运算结果读取至外部存储器；指令译码、数据装载、操作执行、规约执行及数据写回按照流水线方式执行。该方法可以在任意时将全部层次上的全部模块调动起来，提供了智能处理器的数据吞吐率，从而提高了智能处理器的执行效率。
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公开(公告)号：CN111831332A
公开(公告)日：2020-10-27
申请号：CN202010689114.7
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所 , 中国科学院大学
Abstract: 本公开提供一种用于智能处理器的控制系统，智能处理器的每一层分形计算子单元包括控制系统，控制系统包括：串行分解模块，用于对智能处理器执行分形运算对应的分形指令集进行串行分解，得到串行分解子指令，并对串行分解子指令进行暂存；降级模块，用于对串行分解子指令进行降级，将上一层分形计算子单元对当前层分形计算子单元下发的串行分解子指令修改为当前层分形计算子单元对下一层分形计算子单元下发的串行分解子指令；并行分解模块，用于对降级后的串行分解子指令进行并行分解，得到满足智能处理器中所有分形计算子单元并发运行的并发度要求的并行分解子指令。该控制系统可以高效、准确地控制智能处理器执行分形运算及规约运算。
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Patent Agency Ranking
公开(公告)号：CN108416436A
公开(公告)日：2018-08-17
申请号：CN201810249470.X
申请日：2016-04-18
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供了一种使用多核心处理模块进行神经网络划分的方法及其系统，其中，人工神经网络的处理系统，包括：多核心处理模块，其包括多个核心处理模块；其中，所述神经网络根据多核处理模式进行神经网络划分，包括：从输入神经元划分、输出神经元划分和权值连接划分。本公开使用多核心处理模块进行神经网络划分的方法及其系统，其在神经网络处理系统中引入多核设计，从而提升神经网络处理系统的运算速度，使得神经网络处理系统性能更高，更加高效。
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公开(公告)号：CN105892989A
公开(公告)日：2016-08-24
申请号：CN201610183040.3
申请日：2016-03-28
Applicant: 中国科学院计算技术研究所
IPC: G06F7/575
CPC classification number: G06F7/575
Abstract: 本发明适用于神经网络算法领域，提供了一种神经网络加速器及其运算方法，该神经网络加速器包括片内存储介质、片内地址索引模块、核心计算模块以及多ALU装置，片内存储介质，用于存储外部传来的数据或用于存储计算过程中产生的数据；片内数据索引模块，用于执行运算时根据输入的索引映射至正确的存储地址；核心计算模块用于执行神经网络运算；多ALU装置用于从核心计算模块或片内存储介质获取输入数据执行核心计算模块无法完成的非线性运算。本发明在神经网络加速器中引入多ALU设计，从而提升非线性运算的运算速度，使得神经网络加速器更加高效。
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公开(公告)号：CN119623377A
公开(公告)日：2025-03-14
申请号：CN202411790989.0
申请日：2024-12-06
Applicant: 中国科学院计算技术研究所
IPC: G06F30/3308
Abstract: 本发明提出一种大模型推理芯片的验证方法、装置、存储介质，该方法包含：根据大模型推理芯片的设计文档搭建模拟器核心状态机，并基于状态机搭建大模型推理芯片的模拟器；抓取大模型推理芯片的模型推理算法各步骤的数据流踪迹，获取踪迹文件；利用模拟器模拟推理过程，利用权重类型文件提供模型参数，利用激活类型文件比对模型推理算法执行过程中在相同输入下运算得到的激活数据，验证数据流踪迹的正确性；若数据流踪迹比对成功，抓取符合硬件行为仿真验证格式要求的踪迹文件，得到筛选后的跟踪文件；利用筛选后的跟踪文件作为金标准，对大模型推理芯片进行验证。该方法提高了对大模型推理芯片行为的模拟效果，提高了验证效率。
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公开(公告)号：CN118259889A
公开(公告)日：2024-06-28
申请号：CN202410479500.1
申请日：2024-04-19
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种算子库生成方法、装置，该方法包含：获取给定加速器目标平台体系结构的约束条件；基于所述约束条件，利用预设规则构造约束满足问题；给定一待优化的程序，利用所述约束满足问题生成程序优化的一搜索空间；依据所述约束满足问题，生成一程序表示，利用所述程序表示训练程序代价模型，所述程序代价模型用于预测程序性能。该方法能够在给定的搜索时间内生成高性能的库程序，适用于多种不同加速器目标平台上，提升了编译速度。
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公开(公告)号：CN111831339B
公开(公告)日：2024-04-02
申请号：CN202010688860.4
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本公开提供一种用于智能处理器的指令执行方法及装置，方法包括：指令译码，将执行分形运算的串行分解子指令译码为本地指令及分形运算指令；数据装载，将分形运算所需数据从外部存储单元读取至智能处理器的本地存储单元；操作执行，根据分形运算指令对数据完成分形运算；规约执行，根据本地指令对分形运算的结果进行规约运算；数据写回，将本地存储器中存储的规约运算结果读取至外部存储器；指令译码、数据装载、操作执行、规约执行及数据写回按照流水线方式执行。该方法可以在任意时将全部层次上的全部模块调动起来，提供了智能处理器的数据吞吐率，从而提高了智能处理器的执行效率。
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