一种实现多线程互斥操作的方法、装置和芯片

    公开(公告)号:CN104102549B

    公开(公告)日:2017-12-15

    申请号:CN201310112333.9

    申请日:2013-04-01

    CPC classification number: G06F9/526 G06F9/52 G06F12/1466

    Abstract: 本发明实施例提供了一种实现多线程互斥操作的方法、装置和芯片,通过在芯片上分布多个锁部件,分别管理不同小核申请锁的申请锁消息和释放锁的释放锁消息,进而能够解决线程数目增多时产生的拥塞问题,提高线程协同执行的速度。该方法包括:接收小核发送的锁消息,所述锁消息携带所述小核中第一线程请求的锁对应的内存地址,其中,所述锁消息为申请锁消息或释放锁消息;利用所述请求的锁的内存地址计算所述请求的锁所属的锁部件的编号;向所述编号对应的锁部件发送所述锁消息,请求所述锁部件对所述锁消息进行处理。本发明适用于计算机领域。

    一种操作系统进程识别跟踪及信息获取的方法和装置

    公开(公告)号:CN104007956B

    公开(公告)日:2017-08-04

    申请号:CN201310062081.3

    申请日:2013-02-27

    CPC classification number: G06F11/3466 G06F2201/815 G06F2201/865

    Abstract: 本发明的实施例提供了一种操作系统进程识别跟踪及信息获取的方法和装置,涉及软件技术领域,能够在虚拟环境下有效地获取客户操作系统当前进程信息。该方法包括:识别客户操作系统当前进程,获取当前的寄存器现场信息;生成客户操作系统当前进程控制块字段偏移知识信息;通过当前的寄存器现场信息计算客户操作系统当前进程控制块基地址;根据客户操作系统当前进程控制块基地址和客户操作系统当前进程控制块字段偏移知识信息,利用进程信息获取函数读取客户操作系统当前进程信息。本发明应用于虚拟化环境下客户操作系统当前进程信息的获取。

    一种SOC架构下的处理器核动态变频装置和方法

    公开(公告)号:CN100361040C

    公开(公告)日:2008-01-09

    申请号:CN200410004593.5

    申请日:2004-02-24

    Inventor: 张志敏

    Abstract: 本发明公开了一种SOC架构下的处理器核动态变频装置和方法,该变频装置包括处理器核和为处理器核提供时钟信号的主锁相环和辅助锁相环,用于存储变频系数的变频寄存器与主锁相环连接,时钟切换电路切换主锁相环和辅助锁相环输出的时钟信号,并将主锁相环和辅助锁相环输出的时钟信号中的一个提供给处理器核。时钟切换电路包括一变频标记输入端,该输入端接收变频标记信号。采用本发明的变频装置和方法可以实现处理器核的动态变频,根据变频寄存器中不同的变频系数,该变频装置可以为处理器核提供多种频率的时钟总线,并且实现动态切换,以供系统在不同的负载下使用,达到系统合理利用功耗、节省电能的目的。

    超导寄存器堆装置及其控制方法

    公开(公告)号:CN113128172B

    公开(公告)日:2023-10-27

    申请号:CN202110439614.X

    申请日:2021-04-23

    Abstract: 提供一种超导寄存器堆装置,包括m个寄存器组,每个寄存器组包括n个寄存器单元,其中m和n均为大于等于2的整数。每个寄存器单元包括用于接收数据输入的数据输入端,用于接收写入控制信号的写入控制端,用于接收时钟信号的时钟输入端,以及用于将数据输出的数据输出端。其中,m个寄存器组的相同位的寄存器单元的数据输入端通过多个SPL器件连接在一起;m个寄存器组的相同位的寄存器单元的数据输出端通过多个CB器件连接在一起。

    用于双时钟架构的超导RSFQ电路布局方法

    公开(公告)号:CN113095033B

    公开(公告)日:2023-07-21

    申请号:CN202110442343.3

    申请日:2021-04-23

    Abstract: 提供一种用于双时钟架构的超导RSFQ电路的布局方法,所述电路中除输入IO以及输出IO之外的逻辑单元总数为N,布局所述电路的芯片的宽高比为α,所述布局方法包括:基于逻辑深度对N个逻辑单元进行初始布局,包括:计算布局列的参考高度从逻辑深度为1开始依次布置逻辑单元,使得每个逻辑深度的单元按照垂直方向递增的顺序依次布置,且每一列的高度不大于H0,不同的逻辑深度从新的一列开始布置;将单元数小于H0的列依序进行合并,且合并后的列的高度不大于H0;以及移除空的列,并输出N个逻辑单元在芯片上的初始坐标以及可布局的列;基于模拟退火布局框架对初始布局进行扰动和优化。

    一种超导二值神经网络加速方法及加速器

    公开(公告)号:CN114841102A

    公开(公告)日:2022-08-02

    申请号:CN202210513312.7

    申请日:2022-05-11

    Abstract: 本发明提出一种超导二值神经网络加速方法和加速器,包括:获取待运行的神经网络第一层所有的实值权重和实值激活,分别作为当前权重和当前激活,并二值化当前权重和当前激活,得到二值权重和二值激活;将所有二值权重及其对应的二值激活构成的数据对,输入至神经处理单元中的多个同或门,以对各个数据对完成乘法运算;通过纯组合累加并行单元对所有乘法运算结果进行累加,并将累加结果和预设阈值输入至比较器,并将比较结果作为下一层的二值激活,直到得到超导二值神经网络最后一层的比较结果,作为超导二值神经网络的运行结果。本发明使BNN中第一层也可进行二值化计算,且不会损失精度;本发明还避免了反馈环和存储电路,提高超导BNN的性能。

    一种超导并行寄存器堆装置

    公开(公告)号:CN112114875A

    公开(公告)日:2020-12-22

    申请号:CN202010876462.5

    申请日:2020-08-27

    Abstract: 提供一种超导并行寄存器堆装置,该装置包括N个寄存器组,其中N为大于等于2的整数,该N个寄存器组分别包括用于接收数据输入的数据输入端,用于接收写数据地址的写地址输入端,用于接收写使能信号的写使能端,用于接收时钟信号的时钟输入端,用于接收读数据地址的读地址输入端以及用于将数据输出的数据输出端;其中,该N个寄存器组的数据输入端连接在一起,该N个寄存器组的写地址输入端连接在一起,以及该N个寄存器组的写使能端连接在一起。

    生成面向超导RSFQ电路的多扇出时钟信号的方法

    公开(公告)号:CN111950215A

    公开(公告)日:2020-11-17

    申请号:CN202010703091.0

    申请日:2020-07-21

    Abstract: 提供一种生成面向超导RSFQ电路的多扇出时钟信号的方法,其中N是扇出时钟信号的数量,N个扇出时钟信号的每一个与从时钟源点到时钟端点所经过的由SPL构成的分支路径相对应,由SPL构成的分支路径构成SPL树,所述方法包括:建立高度P为1的SPL树,将其存入集合R;根据N计算SPL树的最大高度Pmax;自底向上逐层建立SPL树,每次迭代P增加1,直到P>Pmax,并将所得到的SPL树存入集合R中;选择所述集合R中叶节点数为N的树构成最优解;根据所述最优解确定多扇出时钟信号的由SPL构成的分支路径;其中,高度为P的树是由所述集合R中高度为P-1的子树组成的。

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