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公开(公告)号：CN103218314B
公开(公告)日：2015-12-23
申请号：CN201310139573.8
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
IPC: G06F12/08
Abstract: 本发明公开了一种用于并行滤波运算的数据缓存装置，包括缓冲区实体，该缓冲区实体用于缓冲来自一个多粒度存储器的数据，还包括读缓冲逻辑、初始化缓冲逻辑和更新缓冲逻辑。所述读缓冲逻辑用于接收所述读缓冲区使能信号、读缓冲区列号、读缓冲区列内偏移，并且根据这些信号读取所述缓冲区实体某一列的数据；所述初始化缓冲逻辑用于在初始化开始信号有效时对所述缓冲区实体进行初始化；所述更新缓冲逻辑用于在所述列移信号有效时，按列整体移动缓冲区实体，同时输出所述作用于多粒度存储器的信号组。本发明可以在滤波前对数据进行处理，在滤波时提供并行运算所需的数据，充分利用数据局部性原理，减少访存次数，达到数据的最大利用率。
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公开(公告)号：CN102541774B
公开(公告)日：2015-02-04
申请号：CN201110460585.1
申请日：2011-12-31
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种支持行列多粒度并行读写的多粒度并行存储系统和存储器(300)，该存储系统包括读写端口(301)和存储器(300)，该存储器由W个存储块(305)和一个数据选通网络(302)构成，每个存储块(305)是由多个存储单元(303)构成的二维阵列，该二维阵列中的存储行(304)包含W个存储单元(303)，每个存储块一次可读写一个存储行(304)，其中W为2的n次方，n为自然数。本发明提出的存储系统可同时支持不同数据类型的矩阵行列数据并行读取，从而在根本上清除信号处理算法中转置操作的要求，提高信号处理算法执行效率。
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公开(公告)号：CN103235717A
公开(公告)日：2013-08-07
申请号：CN201310139290.3
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
Abstract: 本发明提出一种具有多态指令集体系结构的处理器，其包括一个标量处理单元(101)、至少一个多态指令处理单元(100)、至少一个多粒度并行存储器(102)和一个DMA控制器(103)；多态指令处理单元(100)包括至少一个功能单元(202)；多态指令处理单元(100)用于解释和执行多态指令，其功能单元(202)用于执行具体的数据操作任务；所述标量处理单元(101)用于调用多态指令并查询多态指令的执行状态；所述DMA控制器(103)用于传送多态指令的配置信息以及向所述多粒度存储器(102)传送多态指令所需数据。本发明的处理器在流片生产后，程序员仍可根据应用算法特点对处理器指令集进行重定义。
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公开(公告)号：CN103227622A
公开(公告)日：2013-07-31
申请号：CN201310139302.2
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
IPC: H03H17/02
Abstract: 本发明公开了一种并行滤波方法及相应的装置。该装置包括：多粒度存储器、数据缓存装置、系数缓冲广播装置、向量运算装置和命令队列装置，多粒度存储器用于存储待滤波数据和滤波系数以及滤波结果数据；数据缓存装置用于缓存、读取和更新取出的待滤波数据；系数缓冲广播装置用于缓存和广播取出的滤波系数；命令队列装置用于存放并输出并行滤波运算操作命令；向量运算装置用于基于待滤波数据和输出系数数据进行向量运算，并将运算结果写入多粒度存储器中。本发明还公开了一种并行滤波方法。本发明滤波速度快、减少了访存次数、提高了数据的使用效率、降低了功耗、适用范围广。
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公开(公告)号：CN102591814A
公开(公告)日：2012-07-18
申请号：CN201110425095.8
申请日：2011-12-16
Applicant: 中国科学院自动化研究所
IPC: G06F13/16
Abstract: 本发明公开了一种支持多BANK访问模式的DRAM访问控制装置和控制方法，其中通过BANK管理模块来实现多BANK访问模式。该DRAM访问控制装置包括用户模块1、控制模块2、数据通道模块3和BANK管理模块12，该BANK管理模块12用于对用户指令进行BANK是否冲突的判断，以使控制模块2产生正确的命令信号和地址信号；并且，该BANK管理模块接收来自控制模块2解析的BANK地址和行地址，向控制模块2发送检测的冲突信息。本发明将用户发送的读写命令、地址信息进行解析，产生DRAM能识别的命令信号和地址信号，从而实现对DRAM的读写访问；同时提供多BANK访问模式，支持同时打开多个BANK，提高了总线利用率。
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Patent Agency Ranking
公开(公告)号：CN102541774A
公开(公告)日：2012-07-04
申请号：CN201110460585.1
申请日：2011-12-31
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种支持行列多粒度并行读写的多粒度并行存储系统和存储器(300)，该存储系统包括读写端口(301)和存储器(300)，该存储器由W个存储块(305)和一个数据选通网络(302)构成，每个存储块(305)是由多个存储单元(303)构成的二维阵列，该二维阵列中的存储行(304)包含W个存储单元(303)，每个存储块一次可读写一个存储行(304)，其中W为2的n次方，n为自然数。本发明提出的存储系统可同时支持不同数据类型的矩阵行列数据并行读取，从而在根本上清除信号处理算法中转置操作的要求，提高信号处理算法执行效率。
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公开(公告)号：CN102520903A
公开(公告)日：2012-06-27
申请号：CN201110415155.8
申请日：2011-12-13
Applicant: 中国科学院自动化研究所
IPC: G06F7/02
Abstract: 本发明公开了一种支持定浮点可重构的长度可配置的向量最大/最小值网络，包括：并行浮点数据预处理单元，用于对接收的512位向量数据A的格式进行分析，并针对不同的数据格式分别进行处理，将处理后得到的浮点数据输出给可重构比较器网络，将处理后得到的各种标志位输出给结果选择单元；Mask寄存器，用于控制参与最大/最小值的数据；可重构比较器网络，用于将接收自并行浮点数据预处理单元的浮点数据以及接收自Mask寄存器的值作为输入，对向量数据依次进行比较，将得到的最大/值结果输出给结果选择单元；以及结果选择单元，用于接收可重构比较器网络的输出，根据接收自并行浮点数据预处理单元的各种标志位输出得到最终的向量最大/最小值结果。
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公开(公告)号：CN101847093A
公开(公告)日：2010-09-29
申请号：CN201010162202.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种具有可重构低功耗数据交织网络的数字信号处理器，包括一个N路并行向量运算单元、一个N路并行向量寄存器堆、一个N路并行向量存储器和一个N路可重构并行数据交织网络，其中，N路可重构并行数据交织网络用于连接N路并行向量运算单元、N路并行向量寄存器堆和N路并行向量存储器，并管理其中的数据传输。利用本发明，通过该N路可重构并行数据交织网络，数据可以连续不间断的并行传输并在需要时直接从N路并行向量运算单元运算结果旁路至操作数输入，而不经过N路并行向量寄存器堆和/或N路并行向量存储器，克服了传统数据传输管理技术局限性，提高了数据传送的效率，降低了功耗，满足了不同宽度数据交织的需求。
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公开(公告)号：CN101840383A
公开(公告)日：2010-09-22
申请号：CN201010162192.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种支持连续/离散地址多数据并行访问的可配置存储器结构，包括：存储阵列，用于储存数据，由存储单元按行和列排列构成，每个存储单元对应一个唯一的行列地址；处理数据输入输出的控制电路，用于处理数据的读出和写入行为；处理读写信号的控制电路，用于产生读写行为需要的控制信号；配置传输方式的控制寄存器，用于设置访问存储器的方式，该方式是连续地址多数据访问或离散地址多数据访问；地址选通电路，用于决定每个存储阵列使用哪组地址总线作为自己的地址线。利用本发明，实现了数据传输方式的多样化，进而满足了处理器对存储器进行高吞吐、高并行的数据访问需求。
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公开(公告)号：CN101840324A
公开(公告)日：2010-09-22
申请号：CN201010162368.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种支持复数运算和子字并行的64位定浮点乘法器，该乘法器由四个32位乘法器组合而成，其中每个32位乘法器均包含一个作为输出的“进位”串和一个作为输出的“和”串，四个32位乘法器共包含四个“进位”串和四个“和”串，该四个“进位”串和该四个“和”串通过一个8-2压缩器进行压缩，得到一个新的“进位”串和一个新的“和”串，然后求和作为该乘法器的输出。利用本发明，降低了关键通路延时，减小了运算资源开销。
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