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公开(公告)号:CN112732224A
公开(公告)日:2021-04-30
申请号:CN202110034058.8
申请日:2021-01-12
Applicant: 东南大学
Abstract: 本发明公开了一种面向卷积神经网络的可重构近似张量乘加单元,该单元输入一组基于n×n卷积核的16bit输入与8bit权重,并最终输出一个乘加结果。重构后的部分积阵列规模为n×n×17,其中n×n为行数,17为列数。经过扩展符号位后相加得到一个输出,每个部分积阵列得到的输出经过移位,排列后形成新的部分积矩阵,该部分积矩阵累加后的输出即为乘加单元最终的输出结果。优化卷积操作中大量的乘加运算,并实现低功耗、高速度地完成计算任务。
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公开(公告)号:CN105677582B
公开(公告)日:2018-06-19
申请号:CN201610098958.8
申请日:2016-02-24
Applicant: 东南大学
IPC: G06F12/0811 , G06F12/0884
Abstract: 本发明公开了一种基于大规模嵌入式粗粒度可重构系统配置多模式传输的可控缓存实现方法,其包括系统总线、配置信息总线、外部存储器、片外存储接口、中断控制器、微处理器、共享存储器(即第三级配置缓存控制器)、多可重构处理器、片内外数据传输控制器、片外配置信息存储器、处理单元重构控制器,该处理方法在原有的缓存结构上增加了层次化多模式的配置传输控制器,控制可重构处理器进行配置的传输。本发明通过缓存控制器层次化结构优化了存储资源利用率,且通过多模式传输降低了配置管理复杂度。
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公开(公告)号:CN107783935A
公开(公告)日:2018-03-09
申请号:CN201710882550.4
申请日:2017-09-26
Applicant: 东南大学
IPC: G06F15/78
CPC classification number: G06F15/7871
Abstract: 本发明公开了一种基于动态精度可配运算的近似计算可重构阵列,基于传统的可重构阵列,增加一个动态精度控制模块,用于实现如下操作:根据输入的配置信息,动态配置重构阵列里计算单元的迭代次数,以满足一定的精度需求;其硬件结构包括迭代控制器和配置控制器;迭代控制器用于调整乘法器的计算精度,通过动态配置迭代次数,可以满足不同计算精度的要求。配置控制器用于重新动态配置计算阵列模块。本发明设计简单,可行性好,通过动态调节迭代次数,从而实现了动态精度可配,减小计算复杂度和计算时间,并且降低了功耗,同时保证了一定的精度。
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公开(公告)号:CN107657312A
公开(公告)日:2018-02-02
申请号:CN201710843023.2
申请日:2017-09-18
Applicant: 东南大学
IPC: G06N3/04
CPC classification number: G06N3/0454
Abstract: 本发明公开了一种面向语音常用词识别的二值网络实现系统,用二值化的卷积网络识别语音常用词。其电路结构包括异或乘法器,数模混合矢量矩阵求和模块和基于混合时钟频率的计数量化模块。应用于关键词语音识别、卷积神经网络二值化、以及近似加法器设计。本发明不仅可以减少计算产生的功耗和时间,同时还保证了一定的计算精度,并且简化了计算的复杂度。
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公开(公告)号:CN105790809A
公开(公告)日:2016-07-20
申请号:CN201610101435.4
申请日:2016-02-24
Applicant: 东南大学
CPC classification number: H04B7/0413 , H04L25/024
Abstract: 本发明公开了一种面向MIMO信道检测系统中粗粒度可重构阵列及路由结构,系统由14个粗粒度可重构计算域组成,每个粗粒度可重构计算域包括:多层次高效路由结构,多模式可重构计算阵列结构和多功能加速模块;多模式可重构计算阵列结构由8*2个可配置计算单元微结构组成,多功能加速模块由除法加速块和排序加速块组成;除法加速块用于LU分解中消元系数的求解,而排序加速块用于K?best算法中对每个部分欧几里得距离的排序;可配置计算单元微结构是组成多模式可重构计算阵列结构的最小单元。本发明既可以满足基带信号处理中多种算法之间切换的灵活性,同时又能满足在大规模移动通信中更高的数据吞吐率、更多天线数的需求。
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公开(公告)号:CN105718394A
公开(公告)日:2016-06-29
申请号:CN201610046928.2
申请日:2016-01-25
Applicant: 东南大学
IPC: G06F13/18
CPC classification number: G06F13/18
Abstract: 本申请提供一种粗粒度可重构系统的片上缓存访存接口及其访问方法,在传统的片上缓存访存接口的结构基础上,增加了一个第一级仲裁模块和一个第二级仲裁模块,第一级仲裁模块,用于实现初步判断所述访问请求输入接口单元的所述片上缓存访问请求优先级,并将访问请求分包分配优先级的功能,第二级仲裁模块,用于实现仲裁所述访问请求优先级,并控制所述输入请求的预读取的功能;当访问请求由访问请求输入接口单元输入第一级仲裁模块,经由第一级仲裁模块初步判断、分包访问请求后将其发送至第二级仲裁模块,经由第二级仲裁模块仲裁后,将优先级最高访问请求发送至访问请求解析模块,提高计算单元访问片上缓存的效率。
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