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公开(公告)号：CN109196829B
公开(公告)日：2021-09-03
申请号：CN201780033700.2
申请日：2017-06-02
申请人： 英特尔公司
IPC分类号： H04L12/931 , H04L12/933 , H04L12/935
摘要： 节点架构和代理请求的扩展使节点能够向远程节点暴露存储器计算能力。远程节点可以请求远程存储器计算资源执行操作，并且远程存储器计算资源可以本地地执行请求并返回计算的结果。该节点包括处理资源、结构接口和包括存储器计算资源的存储器子系统。存储器计算资源对请求的本地执行可以减少远程请求的典型延迟和带宽问题。
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公开(公告)号：CN108459988A
公开(公告)日：2018-08-28
申请号：CN201810043889.X
申请日：2018-01-17
申请人： 英特尔公司
IPC分类号： G06F15/173 , G06F13/28 , H04L29/08
CPC分类号： G06F13/28 , G06F12/0804 , G06F12/0897 , G06F13/4022 , G06F13/4068 , G06F2212/1032 , G06F15/17331 , H04L67/1097
摘要： 在示例中，公开了计算装置，其包括：主机结构接口(HFI)，其用于通信地耦合到结构的结构控制器；异步数据刷新(ADR)，其具有辅助电源以及ADR缓冲器；以及存储器控制器，其包括以下逻辑：经由结构直接对远程计算设备的持久性快速存储器进行存取；检测主电源故障事件；以及将数据从ADR缓冲器清除出至结构控制器。
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公开(公告)号：CN108459988B
公开(公告)日：2024-08-27
申请号：CN201810043889.X
申请日：2018-01-17
申请人： 英特尔公司
IPC分类号： G06F15/173 , G06F13/28 , H04L67/1097
摘要： 在示例中，公开了计算装置，其包括：主机结构接口(HFI)，其用于通信地耦合到结构的结构控制器；异步数据刷新(ADR)，其具有辅助电源以及ADR缓冲器；以及存储器控制器，其包括以下逻辑：经由结构直接对远程计算设备的持久性快速存储器进行存取；检测主电源故障事件；以及将数据从ADR缓冲器清除出至结构控制器。
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公开(公告)号：CN117242436A
公开(公告)日：2023-12-15
申请号：CN202280032636.7
申请日：2022-03-24
申请人： 英特尔公司
IPC分类号： G06F11/14
摘要： 本文中描述的示例涉及交换机装置。交换机装置可以执行将存储在源内存区域中的内容复制到从两个或多于两个节点可得到的两个或多于两个内存区域，其中从两个或多于两个节点可得到的两个或多于两个内存区域被识别给电路模块以用来存储复制的内容。两个或多于两个节点可以在与存储源内存区域的内存装置的机架不同的机架上。交换机装置可以至少部分基于与两个或多于两个节点相关联的弹性标准来选择从两个或多于两个节点可得到的两个或多于两个内存区域。
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公开(公告)号：CN116339906A
公开(公告)日：2023-06-27
申请号：CN202211577188.7
申请日：2022-11-22
申请人： 英特尔公司
摘要： 方法、系统和用例的各个方面包括边缘设备系统的边缘设备处的动态边缘调度。边缘设备可以包括处理电路以执行指令，指令包括用于确定多个远程边缘设备中的每一个的能力和约束集合的操作。操作可以包括：基于对于功能的功能要求和能力和约束集合，从多个远程边缘设备确定候选远程边缘设备。操作可以包括：基于使用能力和约束集合确定的用于系统的功率效率，从候选远程边缘设备选择远程边缘设备以执行功能。
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公开(公告)号：CN115840530A
公开(公告)日：2023-03-24
申请号：CN202211004008.6
申请日：2022-08-19
申请人： 英特尔公司
摘要： 一种电子装置的实施例可以包括：一个或多个基板；以及耦合至所述一个或多个基板的控制器，所述控制器用于将池化的存储器的第一安全部分分配给第一节点上的应用的第一实例化；以及耦合至所述一个或多个基板和所述控制器的电路，所述电路用于提供针对在第二节点上的所述应用的第二实例化的故障转移接口，以在所述第一节点发生故障的情况下访问所述池化的存储器的所述第一安全部分。公开并要求保护其他实施例。
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公开(公告)号：CN114461544A
公开(公告)日：2022-05-10
申请号：CN202111175653.X
申请日：2021-10-09
申请人： 英特尔公司
IPC分类号： G06F12/0871 , G06F12/0868 , G06F12/0877 , G06F12/0893 , G06F12/1027
摘要： 用于池化存储器的软件定义的一致高速缓存的方法和装置。池化存储器在具有解聚架构的环境中实现，其中计算资源(例如计算平台)经由网络或结构连接到解聚存储器。软件定义的高速缓存策略在处理器SoC或分立设备(例如网络接口控制器(NIC))中的硬件中通过SoC或分立设备上的FPGA或加速器中的编程逻辑实现。编程逻辑被配置为在硬件中实现软件定义的高速缓存策略，以在为解聚存储器中的软件应用分配的地址空间的至少一部分的相关联的DM高速缓存中实现解聚存储器(DM)高速缓存。与DM高速缓存操作相关，例如从CPU逐出高速缓存行，在硬件中实现的逻辑确定是否要逐出DM高速缓存中的高速缓存行，并实现针对DM高速缓存的软件定义的高速缓存策略，包括相关联的存储器一致性操作。
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公开(公告)号：CN108292281B
公开(公告)日：2021-10-15
申请号：CN201680068847.0
申请日：2016-11-23
申请人： 英特尔公司
IPC分类号： G06F13/16
摘要： 系统、装置和方法可以提供检测由存储器架构中的多个域共享的队列中的发出的请求，其中所述多个域与非一致性访问延迟相关联。另外，可以确定与发出的请求相关联的目标域。此外，如果所述发出的请求满足关于目标域的过度表示条件并且第一组附加请求与目标域相关联，则可以防止第一组附加请求被发出到队列。在一个示例中，第二组附加请求被允许发出到队列，而第一组附加请求被防止发出到队列，其中第二组附加请求与多个域中的一个或多个剩余域相关联。
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公开(公告)号：CN113395248A
公开(公告)日：2021-09-14
申请号：CN202011478316.3
申请日：2020-12-15
申请人： 英特尔公司
IPC分类号： H04L29/06
摘要： 示例可以包括分组处理器(例如，交换机)，分组处理器包括：加速器电路，例如至少一个现场可编程门阵列(FPGA)或人工智能(AI)核心；以及数据匿名器。数据匿名器被配置为识别由分组处理器接收到的分组的类型，至少部分地基于分组类型或租户标识符(ID)来获得租户密钥；使用租户密钥来解密分组数据，将解密的分组数据提供给被编程到加速器电路中的选定比特流，在加速器电路中执行选定比特流以使分组数据匿名化，使用租户密钥来加密匿名化的分组数据，以及根据掩码来发送包括匿名化的分组数据的分组。
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