公开(公告)号：CN116501242A

公开(公告)日：2023-07-28

申请号：CN202310048702.6

申请日：2023-01-17

Applicant: 美光科技公司

Inventor： N·德尔加托

IPC: G06F3/06

Abstract: 一种存储器控制器可计算存储于读取缓冲器中的条目的第一数目与存储于写入缓冲器中的条目的第二数目的总和。如果总和小于第一阈值且读取缓冲器/写入缓冲器并未满条目，那么存储器控制器可从主机计算装置请求读取/写入命令。如果总和不小于第一阈值或读取缓冲器/写入缓冲器满条目，那么存储器控制器可断言背压以停止来自主机计算装置的新传入的读取/写入命令的传入流。另外或替代地，存储器控制器仅当存储于写入命令FIFO存储器中的写入命令条目的数目大于第二阈值时才可将写入命令条目移出队列。如果存储于写入命令FIFO存储器中的写入命令条目的数目小于或等于第二阈值且读取FIFO存储器的读取命令条目不为空，那么存储器控制器可将存储于读取FIFO存储器中的读取命令移出队列。

公开(公告)号：CN116500922A

公开(公告)日：2023-07-28

申请号：CN202310049590.6

申请日：2023-01-18

Applicant: 美光科技公司

Inventor： F·克雷希 ,  N·德尔加托 ,  E·康法诺利尔理

IPC: G05B19/042

Abstract: 本公开涉及数字控制器中的性能节制管理。提供用于响应于专用集成电路ASIC的物理层和处理层操作条件中的至少一个，经由处理器将一或多个阈值存储于所述ASIC的存储器中的系统和方法。还包含监测所述ASIC的物理层操作条件值和处理层性能条件值中的至少一个，所述监测形成经监测值；将所述经监测值与所述所存储的阈值进行比较；和当所述经监测值超过所述所存储的阈值中的至少一个时，节制所述ASIC的处理层性能。

公开(公告)号：CN115373588A

公开(公告)日：2022-11-22

申请号：CN202210447500.4

申请日：2022-04-26

Applicant: 美光科技公司

Inventor： F·克雷希 ,  N·德尔加托 ,  M·帕特里压尔卡 ,  M·卡尔佐拉里 ,  M·斯帕尼奥洛 ,  M·图尔科尼

IPC: G06F3/06

Abstract: 本申请涉及基于数据大小的低延迟存储。一种存储器系统可包含逻辑、处理器、第一存储器和第二存储器。所述逻辑可被配置成从主机系统接收命令或数据或这两者。所述第一存储器和所述第二存储器可与所述处理器耦合。所述处理器可被配置成将与小于阈值的数据相关联的命令的数据存储在所述第一存储器中或使所述数据存储在所述第一存储器中，并且将与大于所述阈值的数据相关联的命令的数据存储在所述第二存储器中。与所述逻辑与所述第二存储器之间的第二通信路径相比，所述逻辑与所述第一存储器之间的第一通信路径可与更快的传送速度相关联。

公开(公告)号：CN114822654A

公开(公告)日：2022-07-29

申请号：CN202210053502.5

申请日：2022-01-18

Applicant: 美光科技公司

Inventor： N·德尔加托

IPC: G11C16/16

Abstract: 本申请案是针对使用多种类型的写入操作清除存储器块。每当接收到写入命令时可使计数器递增。响应于所述计数器达到阈值，所述计数器可重置且旗标可经设置。每当将要发生存储器块的清除时，可检查所述旗标。如果所述旗标经设置，那么可使用第二类型的清除操作清除所述存储器块，所述第二类型的清除操作例如使用强制写入方法的清除操作。否则，可使用第一类型的清除操作清除所述存储器块，所述第一类型的清除操作例如使用正常写入方法的清除操作。一旦经设置，便可在使用所述第二类型的清除操作清除一或多个存储器块之后重置所述旗标。

公开(公告)号：CN113760784A

公开(公告)日：2021-12-07

申请号：CN202110566320.3

申请日：2021-05-24

Applicant: 美光科技公司

Inventor： N·德尔加托

IPC: G06F12/084 ,  G06F12/0842

Abstract: 本申请涉及存储器装置的高速缓存架构。例如，一种存储器装置可包含：主阵列，其具有第一组存储器单元；高速缓存，其具有第二组存储器单元；和高速缓存延迟寄存器，其配置成存储与最近执行的存取操作相关联的高速缓存地址的指示。在一些实例中，所述高速缓存延迟寄存器可以作为高速缓存地址的先进先出FIFO寄存器操作，其中与所执行存取操作相关联的高速缓存地址可以添加到所述FIFO寄存器的起点中，并且在所述FIFO寄存器的末尾的高速缓存地址可被清除。与所述主阵列上的存取操作相关联的信息可以维持在所述高速缓存中，并被直接存取(例如，无需对所述主阵列进行另一存取)，至少持续所述高速缓存地址存在于高速缓存延迟寄存器中的时间。

公开(公告)号：CN101276645B

公开(公告)日：2013-03-06

申请号：CN200710169601.5

申请日：2007-11-02

Applicant: 美光科技公司

Inventor： A·马格纳瓦卡 ,  M·斯科蒂 ,  N·德尔加托 ,  C·纳瓦 ,  M·弗拉里奥 ,  M·莫利切利

IPC: G11C16/06 ,  G11C16/26 ,  G11C16/34 ,  G11C29/42

Abstract: 本发明公开了一种存储装置及相关的管理方法，该方法采用三电平单元，其中各对单元预定存储三位字符串。所述存储装置还包括编码电路和解码电路，用于在写操作中将待存储的三位字符串转换为将被写入相应的三电平单元对中的两个三进制值的字符串，以及在读操作中反之。各单元可能的状态最多为三种，因此，三个不同的读阈值的相对分布可能比较远离“读干扰”和“争用”现象变得较严重的电压电平。