公开(公告)号：CN101330100A

公开(公告)日：2008-12-24

申请号：CN200810144118.6

申请日：2006-05-17

Applicant: 株式会社上睦可 ,  株式会社电装

Inventor： 野上彰二 ,  山冈智则 ,  山内庄一 ,  山口仁

IPC: H01L29/06 ,  H01L21/02 ,  H01L21/329

CPC classification number: H01L29/861 ,  H01L29/0634 ,  H01L29/6609

Abstract: 本发明涉及半导体衬底及其制造方法。为了在半导体衬底上形成超级结结构后抑制电荷平衡的恶化和维持良好的耐压特性，在衬底主体的表面上以预定间隔分别形成多个柱状第一外延层(11)，并在该多个第一外延层之间的沟槽中分别形成多个第二外延层(12)。平行于衬底主体的表面的表面中的第一外延层中所包括的掺杂剂的浓度分布被配置为与平行于衬底主体的表面的表面中的第二外延层中所包括的掺杂剂的浓度分布相匹配。

公开(公告)号：CN1691284A

公开(公告)日：2005-11-02

申请号：CN200510060074.5

申请日：2005-03-31

Applicant: 株式会社电装 ,  三菱住友硅晶株式会社

Inventor： 山内庄一 ,  山口仁 ,  牧野友厚 ,  野上彰二 ,  山冈智则

IPC: H01L21/20 ,  H01L21/00

CPC classification number: H01L29/0634

Abstract: 一种半导体器件的制造方法包括以下步骤：在半导体衬底(1、30、60)中形成沟槽(4、31、61)；并且在包括沟槽(4、31、61)的侧壁和底部的衬底(1、30、60)上形成外延膜(5、32、62－64、66－78)，从而将外延膜(5、32、62－64、66－78)填充在沟槽(4、31、61)中。形成外延膜(5、32、62－64、66－78)的步骤包括在用外延膜(5、32、62－64、66－78)填充沟槽(4、31、61)之前的最后步骤。所述最后步骤具有按照如下方式的外延膜(5、32、63、68、71、74、77)的成形条件：将要形成在沟槽(4、31、61)侧壁上的外延膜(5、32、63、68、71、74、77)在沟槽(4、31、61)开口处的生长速度小于在比沟槽(4、31、61)开口位置深的沟槽(4、31、61)位置处的生长速度。