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公开(公告)号：CN113065306A
公开(公告)日：2021-07-02
申请号：CN202110288543.8
申请日：2021-03-18
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种基于机器学习的半导体器件敏感性分析方法，其可实现半导体器件性能自动分析，可提高分析准确性，该方法基于环形振荡器实现，包括：获取半导体器件工艺参数，获取半导体器件电学性能参数，对半导体器件电学性能进行敏感性分析，对关键工艺参数进行相似性检验，筛选出重要的制程变异参数，环形振荡器包括开关、半导体器件组合、与半导体器件组合并联的延时电路、放大器，半导体器件组合包括若干串联的半导体器件，延时电路连接放大器的输入端，放大器的输出端为信号输出端，延时电路包括若干串联的延迟级，电学性能参数获取方法：通过控制环形振荡器，获取半导体器件的电学性能参数。
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公开(公告)号：CN113674785A
公开(公告)日：2021-11-19
申请号：CN202110959763.9
申请日：2021-08-20
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明涉及一种存内计算单元，包括：包含多个呈N行N列排布的存储单元，位于第i行第j列的所述存储单元记为Si,j；同一列存储单元中存储的数据值相同；存储阵列用于存储N比特的第一数据；N条字线，用于输入N比特的第二数据；位于同一行存储单元的控制端经由同一条字线依次串接；M条位线，M等于2N‑1，第k条位线记为位线BLk，k大于等于1且小于等于M；其中，当k大于等于1且小于等于N时，第k条位线将与存储单元S1,k及存储单元Sk,1位于同一直线上的各存储单元的输出端依次串接；当k大于N且小于等于M时，第k条位线将与存储单元Sk‑N+1,N及存储单元SN,k‑N+1位于同一直线上的各存储单元的输出端依次串接相。
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公开(公告)号：CN113253089A
公开(公告)日：2021-08-13
申请号：CN202110798564.4
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种鳍式场效应晶体管源漏寄生电阻萃取方法，其可避免漏电流严重的问题出现，可提高源漏寄生电阻提取准确性，该方法包括：将源漏寄生电阻分解为若干分解寄生电阻，根据分解寄生电阻的分布情况，划分不同测试区间，基于开尔文测试结构测量不同测试区间的源漏寄生电阻，测量不同测试区间的鳍长度，基于直线方程、不同测试区间的源漏寄生电阻、鳍长度，计算获取分解寄生电阻。
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公开(公告)号：CN112951844A
公开(公告)日：2021-06-11
申请号：CN202110076200.5
申请日：2021-01-20
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明涉及一种FDSOI器件的标准单元库，其包括一个以上的标准单元，其特征在于：各标准单元的高度相同，所述标准单元由FDSOI器件组成，FDSOI器件包括背栅，利用FDSOI器件的背栅电压调节各标准单元的运行速度和漏电流。对背栅施加正向偏压与反向电压，可以调节器件的速度和漏电流，比如施加正向偏压，单元库的速度可以变快，或是施加反向电压漏电可变小。因此，在芯片设计上，可以利用同一高度的单元库，即可调节不同的速度、漏电流。
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公开(公告)号：CN112836462A
公开(公告)日：2021-05-25
申请号：CN202011636419.8
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F30/392 , G06F30/398
Abstract: 本申请涉及一种标准单元制备方法、标准单元、集成电路及系统芯片，所述方法包括提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；形成背压通孔，所述背压通孔沿第一标准单元的厚度方向向下延伸并贯穿氧化埋层；于所述背压通孔内形成导电插塞；向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请实现了用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。
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Patent Agency Ranking
公开(公告)号：CN112818631A
公开(公告)日：2021-05-18
申请号：CN202011636413.0
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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公开(公告)号：CN112818630A
公开(公告)日：2021-05-18
申请号：CN202011636401.8
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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公开(公告)号：CN112687301A
公开(公告)日：2021-04-20
申请号：CN202011636432.3
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G11C5/06
Abstract: 本发明涉及一种存储单元及存储器，包括比特单元、全耗尽绝缘体上硅及背压引线；比特单元包括：第一晶体管，第二晶体管，第一反相器，第二反相器，第一晶体管和第二晶体管均形成于全耗尽绝缘体上硅上，背压引线从全耗尽绝缘体上硅的内部引出并延伸至全耗尽绝缘体上硅的外部，背压引线包括与第一晶体管对应的第一背压引线和/或与第二晶体管对应的第二背压引线，第一背压引线用于向第一晶体管施加第一预设背压，第二背压引线用于向第二晶体管施加第二预设背压。上述存储单元和存储器将比特单元充分利用了全耗尽绝缘体上硅特有的背部偏压工艺，从而对比特单元进行优化和改良，以实现不同的目的。
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公开(公告)号：CN215730881U
公开(公告)日：2022-02-01
申请号：CN202121311775.2
申请日：2021-06-11
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G11C16/34
Abstract: 本申请提供一种比特单元和数据解析单元。在该比特单元中，两个反向器首尾相连构成闩锁结构、闩锁结构通过开关模块与数据传输线建立连接、开关模块受控于字线，从而可以实现数据的写入和读取；另外，由于反向器和开关模块均包括MOS管，并且有至少一个MOS管为FDSOI‑MOS管，所以使得该比特单元在实际运行过程中的漏电流得到减少，从而降低了漏电流对自身运行造成的影响；还有，采用FDSOI‑MOS管后，由于FDSOI‑MOS管具有极小的阈值电压的变化性，即具有更好的阈值电压的均匀性，进而有利于与该比特单元相对应的数字集成电路的时序收敛。
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公开(公告)号：CN113065306B
公开(公告)日：2024-09-20
申请号：CN202110288543.8
申请日：2021-03-18
Applicant: 锐立平芯微电子(广州)有限责任公司
Abstract: 本发明公开了一种基于机器学习的半导体器件敏感性分析方法，其可实现半导体器件性能自动分析，可提高分析准确性，该方法基于环形振荡器实现，包括：获取半导体器件工艺参数，获取半导体器件电学性能参数，对半导体器件电学性能进行敏感性分析，对关键工艺参数进行相似性检验，筛选出重要的制程变异参数，环形振荡器包括开关、半导体器件组合、与半导体器件组合并联的延时电路、放大器，半导体器件组合包括若干串联的半导体器件，延时电路连接放大器的输入端，放大器的输出端为信号输出端，延时电路包括若干串联的延迟级，电学性能参数获取方法：通过控制环形振荡器，获取半导体器件的电学性能参数。
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