公开(公告)号：CN107478981A

公开(公告)日：2017-12-15

申请号：CN201710725698.7

申请日：2017-08-22

Applicant: 哈尔滨工业大学

Inventor： 俞洋 ,  姜月明 ,  杨智明 ,  彭喜元 ,  李志盛

IPC: G01R31/316 ,  G06F17/50

Abstract: 一种基于贪婪算法的测试激励集合优选方法，本发明涉及测试激励集合优选方法。本发明为了解决现有技术在元器件的参数偏差程度对电路的影响较小时，故障检测率和诊断率较低，以及不能够覆盖整个电路的元器件的问题。本发明包括：步骤一：建立m个待选测试激励与n个电路中的元器件构成的初始矩阵；步骤二：根据步骤一得到的初始矩阵并利用贪婪算法，依次从m个待选测试激励中优选出x个测试激励，T1，T2，T3…Tx，构成了测试激励集合F，F＝(T1，T2，T3…Tx)，得到测试激励集合F对应的最小代价和为Smin；步骤三：采用内部比较策略和随机剔除策略对步骤二的测试测试激励集合F进行优化。本发明用于模拟电路故障诊断领域。

公开(公告)号：CN103294600B

公开(公告)日：2015-08-19

申请号：CN201310268649.7

申请日：2013-06-28

Applicant: 哈尔滨工业大学

Inventor： 俞洋 ,  陈诚 ,  彭喜元 ,  乔立岩

IPC: G06F11/36

Abstract: 基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法，涉及一种EDIF网表级电路的自动可测性设计系统及自动可测性设计方法。它是为了适应对EDIF网表级电路的自动可测性设计的需求。电路源码解析模块用于对数字逻辑电路的EDIF网表级描述的分析；触发器修改模块用于用EDIF语言完对所有触发器的可测性修改；Verilog封装模块用于对EDIF网表描述电路的Verilog封装；扫描链连接模块用于对EDIF网表描述电路用Verilog语言完成电路的扫描链设计；可测性电路生成模块用于对电路的再次Verilog封装；测试验证模块用于生成测试文件并对可测性设计后的电路进行验证。本发明适用于EDIF网表级电路的自动可测性设计。

公开(公告)号：CN103389456B

公开(公告)日：2015-06-17

申请号：CN201310329419.7

申请日：2013-07-31

Applicant: 哈尔滨工业大学

Inventor： 俞洋 ,  刘旺 ,  彭喜元 ,  王帅 ,  虞娇兰

IPC: G01R31/3185

Abstract: 功耗约束下基于硬核的三维SoC测试调度方法，属于三维SoC测试调度技术领域。本发明解决了在三维SoC中同时包含粗粒度、细粒度IP核的情况下，无法对三维SoC的测试时间进行优化的问题。具体过程为：基于硬核的三维SoC包括粗粒度IP核和细粒度IP核，建立三维SoC测试调度的数学模型其中xij表示一个二进制变量，若IP核i和IP核j并行测试，则有xij=1，否则xij=0，tj为IP核j的测试时间，|M|表示一个SoC中的IP核总数，表示并行测试的各IP核测试时间的最大值，yi表示一个二进制变量，设IP核的标号j

公开(公告)号：CN103390205A

公开(公告)日：2013-11-13

申请号：CN201310329418.2

申请日：2013-07-31

Applicant: 哈尔滨工业大学

Inventor： 俞洋 ,  杨智明 ,  彭喜元 ,  王帅 ,  虞娇兰

IPC: G06Q10/04

Abstract: 功耗约束下基于软核的三维SoC测试调度方法，属于三维SoC测试调度技术领域。本发明解决了在三维SoC中同时包含粗粒度、细粒度IP核的情况下，无法对三维SoC的测试时间进行优化的问题。具体过程为：基于软核的三维SoC包括粗粒度IP核和细粒度IP核，建立三维SoC测试调度的数学模型其中xij表示一个二进制变量，若IP核i和IP核j并行测试，则有xij=1，否则xij=0，tj为IP核j的测试时间，|M|表示一个SoC中的IP核总数，表示并行测试的各IP核测试时间的最大值，yi表示一个二进制变量，设IP核的标号j

公开(公告)号：CN102305911B

公开(公告)日：2013-05-01

申请号：CN201110162065.2

申请日：2011-06-16

Applicant: 哈尔滨工业大学

Inventor： 邓立宝 ,  俞洋 ,  乔立岩 ,  付宁 ,  彭喜元

IPC: G01R31/3185

Abstract: 利用差值进行二次分配的扫描链平衡方法。它涉及系统芯片SOC测试技术领域。它为了缩短SOC的测试时间，进而降低测试费用。首先，将IP核内部各扫描链按照降序排列，从中找到最大的扫描链S(max)，将最大的扫描链S(max)除以调整系数adj的长度作为基准长度，最接近于基准长度的扫描链设定为基准的扫描链S(adj)；然后，将IP核内部各扫描链的长度与基准的扫描链S(adj)的长度进行比较，大于基准的扫描链S(adj)则设定为长扫描链S＞，小于等于基准的扫描链S(adj)则设定为短扫描链S≤，将所有长扫描链S＞按照基准的扫描链S(adj)的长度进行第一次分配；再计算出每一个长扫描链S＞与基准的扫描链S(adj)的差值di’，将所有短扫描链S≤与所有差值di’从大到小排序后，进行第二次分配。它应用于集成电路中。

公开(公告)号：CN101976216B

公开(公告)日：2012-09-05

申请号：CN201010519749.9

申请日：2010-10-26

Applicant: 哈尔滨工业大学

Inventor： 俞洋 ,  杨智明 ,  付宁 ,  王帅 ,  乔立岩 ,  彭喜元

IPC: G06F11/22

Abstract: 基于IEEE 1500标准的IP核测试结构及测试方法，涉及IP核测试结构和方法，解决了现有的IP核测试技术耗时长、测试效率低的问题，过程如下：一、开启配置信号生成模块，生成测试所需的配置信号；二、开启命令总线分配模块，在配置信号的作用下将命令总线与被测IP核的命令信号线相连。三、开启测试指令生成模块，在上层控制指令的作用下，给被测IP核提供控制信号和编码后的测试指令。四、开启数据总线分配模块，配置测试数据传输的通路。五、开启相应的测试数据生成模块，给被测IP核提供测试激励。六、使被测IP核正常工作，捕获IP核的测试响应。本发明通过在FPGA内增加测试结构实现了IP核的测试，设计简单而灵活。

公开(公告)号：CN102495357A

公开(公告)日：2012-06-13

申请号：CN201110382188.7

申请日：2011-11-25

Applicant: 哈尔滨工业大学

Inventor： 俞洋 ,  彭喜元 ,  乔立岩 ,  王继业 ,  王帅

IPC: G01R31/3185

Abstract: 一种基于比较器响应分析器的输入向量监测并发内建自测试电路。它涉及SOC的测试装置。它解决了现有测试中存在的硬件成本过高、测试延时过大以至于一些输入引脚较多的电路无法被监测的问题。被测集成电路有n个原始输入信号，在原始输入信号中选择t个作为地址信号，n-t个为非地址信号，t个地址信号的组合后均不相同，通过二选一多路选择器选择信号发给测试集发生器和被测集成电路；比较器对选择器信号与列输出信号进行比较，并向测试集发生器发比较信号；测试集发生器和被测集成电路分别发行输出信号和实际输出信号给响应分析器，响应分析器对两个信号进行比较，并发测试结果。应用于一些原来不可测的电路中进行检测。

公开(公告)号：CN102279296A

公开(公告)日：2011-12-14

申请号：CN201110167193.6

申请日：2011-06-21

Applicant: 哈尔滨工业大学

Inventor： 邓立宝 ,  俞洋 ,  乔立岩 ,  向刚 ,  彭喜元

IPC: G01R1/30

Abstract: SOCs测试封装扫描信号输入单元和扫描结果输出单元，涉及一种SOCs测试封装扫描单元结构，为了解决实现母核和子核的并行测试的不安全问题，SOCs测试封装扫描信号输入单元，它包括一号多路选择器、二号多路选择器、三号多路选择器、一号触发器和二号触发器，它还包括CMOS传输门；SOCs测试封装扫描结果输出单元，它包括四号多路选择器、五号多路选择器、六号多路选择器、七号多路选择器、三号触发器和四号触发器，它还包括CMOS传输门，CMOS传输门包括NMOS管和PMOS管，NMOS管和PMOS管的源极相连作为输入端，漏极相连作为输出端，栅极作为控制端，用于SOCs的测试。

公开(公告)号：CN102156258A

公开(公告)日：2011-08-17

申请号：CN201110057651.0

申请日：2011-03-10

Applicant: 哈尔滨工业大学

Inventor： 俞洋 ,  彭宇 ,  杨智明 ,  陈叶富 ,  邓立宝 ,  彭喜元

IPC: G01R31/3185

Abstract: SoC测试中的基于平均值余量的测试封装扫描链平衡方法，涉及系统芯片测试技术领域。本发明解决了现有基于BFD算法实现测试封装扫描链平衡方法以及基于平均值近似的SoC扫描链平衡方法中存在的不足。本发明的测试封装扫描链平衡方法的过程为：首先，计算Wrapper扫描链长度平均值；然后，根据获得的长度平均值确定误差限，所述误差限为所述长度平均值的1％至3％；最后，根据所述误差限及Wrapper扫描链长度平均值计算得到取值区间，把该取值区间作为全局优化的指导原则，实现测试封装扫描链平衡。本发明采用Wrapper扫描链平衡算法的原理实现缩短单个IP核测试时间这一目标，进而缩短SoC测试时间。

公开(公告)号：CN102043122A

公开(公告)日：2011-05-04

申请号：CN201010572388.4

申请日：2011-01-17

Applicant: 哈尔滨工业大学

Inventor： 俞洋 ,  杨智明 ,  付宁 ,  王帅 ,  乔立岩 ,  彭喜元

IPC: G01R31/317 ,  G01R31/3181

Abstract: 一种改进扫描链单元及基于该单元的非并发测试方法，属于片上系统测试领域，本发明为解决现有基于扫描链的非并发方式的在线测试方法存在对时序的要求比较严格、控制难度大、且无法一次移入多组测试向量的问题。本发明所述改进扫描链单元用于代替片上系统中的D触发器，该单元中有两个触发器和两个选择器，第一触发器是构成原电路扫描链的基本单元，实现与原D触发器相同功能，第二触发器是为进行测试时保存数据而引入的。两个数据选择器通过使能端来控制数据的流向，第一选择器控制第二触发器中的数据是否可以送到第一触发器，第二选择器控制第一触发器的工作状态或扫描状态。此单元可输入多组测试向量连续测试。测试前后不改变电路的运行状态。