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公开(公告)号：CN1410880A
公开(公告)日：2003-04-16
申请号：CN01141498.7
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F7/44
Abstract: 一种提高半规模双精度浮点乘法流水线效率结构，包括：两个53×27的乘法树；每一乘法树对应一加法器；舍入和规格化电路。本发明改进了浮点乘法流水线，在这样的浮点乘法流水线中采用双路浮点乘法流水线机构，使得浮点乘法部件每拍都能够输入一对双精度数，而且单、双精度可以共用一套电路来舍入和规格化，节省了面积，降低了延迟。
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公开(公告)号：CN117527249A
公开(公告)日：2024-02-06
申请号：CN202311238730.0
申请日：2023-09-22
Applicant: 上海处理器技术创新中心 , 中国科学院计算技术研究所
IPC: H04L9/32
Abstract: 本发明提出一种仲裁型物理不可克隆的激励响应生成方法和装置，包括：基于PUF构建的PUF满二叉树，树中每个PUF均具有信号输入端、激励输入端和信号输出端；通过PUF树构建步骤在目标设备中构建两个PUF树，分别为第一PUF树和第二PUF树，将输入信号输入第一PUF树和第二PUF树的头节点的信号输入端，将激励信号输入每个节点的激励输入端，进而从第一PUF树和第二PUF树所有尾节点的信号输出端得到输出信号；从第一PUF树所有尾节点中选择一路输出信号作为第一输出，从第二PUF树所有尾节点中选择一路输出信号作为第二输出；将第一输出和第二输出输出至仲裁器件，根据第一输出和第二输出到达仲裁器件的先后顺序，生成响应，保存激励信号和响应作为目标设备的激励响应对。
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公开(公告)号：CN106161254A
公开(公告)日：2016-11-23
申请号：CN201610565739.6
申请日：2016-07-18
Applicant: 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC: H04L12/741 , H04L12/861 , H04L12/863 , H04L12/933 , H04L12/935
CPC classification number: H04L49/109 , H04L45/74 , H04L47/50 , H04L49/30 , H04L49/9057
Abstract: 本发明提出一种多目的数据传输网路路由装置、方法、芯片、路由器，涉及多核或众核结构下片上网络的路由结构设计领域，该方法包括接收原始数据包，将目的地址相异数据相同的所述原始数据包进行合并，生成合并后的数据包，将所述合并后的数据包进行拆组操作，生成一个或多个数据包，根据所述目的地址，将数据包送入与所述目的地址相对应的消息输入队列中，通过仲裁操作，选择相应的输出端口将所述消息输入队列中的数据包进行输出。
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公开(公告)号：CN104461730A
公开(公告)日：2015-03-25
申请号：CN201310444885.X
申请日：2013-09-22
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F9/50
CPC classification number: G06F9/461
Abstract: 本发明实施例公开一种虚拟资源分配方法及装置，应用于计算机领域，能够避免进程上下文切换过程中对用户级线程的切换遗漏。该方法包括：在用户级线程挂起时，虚拟资源分配装置在用户级线程的控制数据块中保存所述用户级线程对应硬件资源；所述虚拟资源分配装置在所述用户级线程对应的轻量级进程的控制数据块中保存所述用户级线程对应的硬件资源。本发明的实施例应用于虚拟资源分配。
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公开(公告)号：CN104102549A
公开(公告)日：2014-10-15
申请号：CN201310112333.9
申请日：2013-04-01
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F9/52
CPC classification number: G06F9/526 , G06F9/52 , G06F12/1466
Abstract: 本发明实施例提供了一种实现多线程互斥操作的方法、装置和芯片，通过在芯片上分布多个锁部件，分别管理不同小核申请锁的申请锁消息和释放锁的释放锁消息，进而能够解决线程数目增多时产生的拥塞问题，提高线程协同执行的速度。该方法包括：接收小核发送的锁消息，所述锁消息携带所述小核中第一线程请求的锁对应的内存地址，其中，所述锁消息为申请锁消息或释放锁消息；利用所述请求的锁的内存地址计算所述请求的锁所属的锁部件的编号；向所述编号对应的锁部件发送所述锁消息，请求所述锁部件对所述锁消息进行处理。本发明适用于计算机领域。
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Patent Agency Ranking
公开(公告)号：CN1779662A
公开(公告)日：2006-05-31
申请号：CN200410091377.9
申请日：2004-11-24
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10
CPC classification number: Y02D10/13
Abstract: 本发明公开了一种改进的虚拟地址变换方法及其装置，该方法包括利用数据局部性，将需要变换成物理地址的虚拟地址同上次变换的虚拟地址相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器(TLB)的随机存储器(RAM)部分，而直接利用上次变换得到的物理页表地址，以减少对翻译后援缓冲器中随机存储器的访问次数；而且指令翻译后援缓冲器(ITLB)和数据翻译后援缓冲器(DTLB)共用一个单读端口随机存储器；并且推迟随机存储器输出的物理页表地址和保存的上次使用的物理页表地址的选择操作，这样可以达到降低翻译后援缓冲器部分的功耗和面积的效果，同时又不会降低处理器的性能和增加电路的延迟。
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公开(公告)号：CN1152312C
公开(公告)日：2004-06-02
申请号：CN01135046.6
申请日：2001-11-16
Applicant: 中国科学院计算技术研究所
Abstract: 硬件支持的攻击防范方法，包括步骤：CPU在存储管理部件中提供段粒度和页粒度硬件支持，控制某个地址是否可执行；操作系统提供一个设置可执行地址限制范围的系统调用接口，供应用程序控制自己的可执行地址范围；操作系统提供一个系统程序，给二进制程序直接提供可执行地址限制，避免修改源代码和重新编译。在本发明中，CPU在存储管理部件提供控制进程虚地址可执行权限的能力；操作系统利用这种能力，实现对进程可执行地址范围的控制；操作系统提供系统调用接口，供应用程序控制自己的可执行地址范围；操作系统还提供一个系统程序，它可以直接限制二进制程序运行时的可执行地址范围。既增大了能够防范的攻击的范围，又较好地解决了应用兼容性问题。
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公开(公告)号：CN1410885A
公开(公告)日：2003-04-16
申请号：CN01141495.2
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 一种基于操作队列复用的指令流水线系统，包括：取指部件，用于取出指令；译码部件，对取出的指令进行译码，并按指令在程序中出现的先后次序把译码后的指令(称为操作)送到操作队列；操作队列，按次序根据操作的类型把操作发射到相应的保留站，并按次序结束运算结果已经写回的指令；保留站，对发射来的操作进行运算，把运算结果送回到结果总线并写回到操作队列；寄存器，在结束指令时，接收由操作队列依照指令进出操作队列的次序。本发明通过操作队列的复用实现指令的动态调度，减少控制逻辑，从而提高流水线效率，进而提高微处理器的性能。
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公开(公告)号：CN114911621A
公开(公告)日：2022-08-16
申请号：CN202210553734.7
申请日：2022-05-20
Applicant: 中国科学院计算技术研究所
IPC: G06F9/50 , G06N3/08 , H04L67/1001
Abstract: 本发明提供一种用于分布式训练计算阶段的自动优化方法，所述方法包括在分布式训练的每个回合执行如下步骤：S1、以预设的最小单位负载为粒度，计算当前回合中参与分布式训练的所有节点的计算性能；S2、以计算性能最差的节点计算其对应的最大允许负载数的完成时间为限制时间，分别计算每个节点在限制时间内能够完成计算的最大负载数，以所有节点在限制时间内对应的能够完成计算的最大负载数组成负载分配策略；S3、以步骤S2中负载分配策略，分配下一回合每个计算节点的负载。其中，节点的计算性能是该节点完成预设最小单位负载计算的时间。
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公开(公告)号：CN106161254B
公开(公告)日：2019-06-18
申请号：CN201610565739.6
申请日：2016-07-18
Applicant: 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC: H04L12/741 , H04L12/861 , H04L12/863 , H04L12/933 , H04L12/935
Abstract: 本发明提出一种多目的数据传输网路路由装置、方法、芯片、路由器，涉及多核或众核结构下片上网络的路由结构设计领域，该方法包括接收原始数据包，将目的地址相异数据相同的所述原始数据包进行合并，生成合并后的数据包，将所述合并后的数据包进行拆组操作，生成一个或多个数据包，根据所述目的地址，将数据包送入与所述目的地址相对应的消息输入队列中，通过仲裁操作，选择相应的输出端口将所述消息输入队列中的数据包进行输出。
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