公开(公告)号：CN107463354A

公开(公告)日：2017-12-12

申请号：CN201710565871.1

申请日：2017-07-12

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 葛伟 ,  陆启乐 ,  杨锦江 ,  明畅 ,  赵利锋 ,  杨军 ,  陆生礼

IPC: G06F7/72 ,  G06F11/10

Abstract: 本发明提出了一种面向ECC(椭圆曲线密码)可伸缩串并混合并行度可变的双域Montgomery模乘电路电路，它由控制模块、Memory、寄存器组和双域流水线乘法单元组成，支持Montgomery模乘运算并行度可变，灵活的均衡Montgomery模乘运算的时间和面积开销，具有扩展性，最高可支持256bit的Montgomery模乘运算。资源约束条件下，通过降低电路模块的并行度来减少模乘的面积开销。同时可以通过增加电路的并行度来减少Montgomery模乘的运算时间。本发明可以根据使用场景灵活的在Montgomery模乘运算时间及电路面积中选择与均衡，使得采用本发明电路模块结构的ECC加密算法使用场景更加灵活。

公开(公告)号：CN105975251B

公开(公告)日：2018-10-02

申请号：CN201610334436.3

申请日：2016-05-19

Applicant: 东南大学—无锡集成电路技术研究所

Inventor： 杨锦江 ,  明畅 ,  尹玲 ,  申艾麟 ,  李兆奇 ,  赵利锋 ,  葛伟

IPC: G06F9/315

Abstract: 本发明公开了一种基于粗粒度可重构架构的DES算法轮迭代系统及迭代方法，包括系统总线、可重构处理器和微处理器；所述可重构处理器包括配置单元、输入先进先出寄存器组、输出先进先出寄存器组、通用寄存器堆、M个可重构阵列块、查找表，本发明利用可重构技术的并行性处理、运算模块独立可配置等优点，在支持一定的灵活性的同时，通过提高对DES算法的并行度以及优化流水线等方法实现了DES算法的高效运算。

公开(公告)号：CN105634567B

公开(公告)日：2018-09-07

申请号：CN201510971354.5

申请日：2015-12-21

Applicant: 东南大学—无锡集成电路技术研究所

Inventor： 张冬明 ,  阮星 ,  刘波 ,  龚宇 ,  葛伟 ,  陆生礼

IPC: H04B7/0413 ,  G06F15/78

Abstract: 本发明公开了一种面向MIMO检测系统的可重构计算单元微结构及配置机制，相比于传统的计算单元微结构具有更高效的流水结构和更灵活的配置机制。整个计算单元微结构由多级流水级构成，每级流水级中的每个基本操作单元都有对应的配置位。通过精细化的配置控制每级流水级，实现多种不同的运算功能，既提高了系统吞吐率又具有很强的灵活性。

公开(公告)号：CN107679010A

公开(公告)日：2018-02-09

申请号：CN201710854329.8

申请日：2017-09-20

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 葛伟 ,  明畅 ,  杨锦江 ,  陆启乐 ,  杨军 ,  陆生礼

IPC: G06F15/78

CPC classification number: G06F15/7871

Abstract: 本发明公开了一种面向可重构计算阵列的算子映射系统及方法，包括计算流图优化模块、节点层次排序模块、节点编码模块、节点编码解释与评价模块、节点编码初始化模块、节点编码优化模块，计算流图优化模块用于对原始计算流图进行节点的组合优化；节点层次排序模块用于对节点进行分层性排序；节点编码初始化模块用于调用节点编码模块对节点进行编码，所有节点按照顺序排列的编码组成一条编码组；节点编码解释与评价模块用于输入一条编码组，输出该编码组对应的映射结果；节点编码优化模块用于对节点编码模块获得的节点的编码组进行优化，并记录历史最有价值的编码组作为最终的映射编码组。本发明能够在稳定可控的时间内获得满意的且稳定的映射效果。

公开(公告)号：CN107483182A

公开(公告)日：2017-12-15

申请号：CN201710861279.6

申请日：2017-09-21

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 葛伟 ,  陈圣华 ,  杨锦江 ,  陆启乐 ,  赵利锋 ,  杨军 ,  陆生礼

IPC: H04L9/06 ,  H04L9/08 ,  H04L9/00

Abstract: 本发明提出一种基于乱序执行的面向AES算法的抗功耗攻击方法，包括步骤：输入数据以组为单位缓存到输入部分随机输入先进先出队列中，部分随机输入先进先出队列以组为单位维持先进先出的顺序，通过动态地址加扰实现每组数据内部的输出顺序随机化；对输出的数据进行AES加密，同时通过动态地址恢复模块，保证每组加密后数据输出到部分随机输出先进先出队列时的顺序与输入到部分随机输入先进先出队列时一致。在每组数据之间，AES加密运算的数据具有随机性，有效的隐藏了AES密码算法中的功耗泄露，可以有效的抵抗功耗攻击。

公开(公告)号：CN106021171A

公开(公告)日：2016-10-12

申请号：CN201610299347.X

申请日：2016-05-06

Applicant: 东南大学—无锡集成电路技术研究所

Inventor： 杨锦江 ,  闵婧 ,  申艾麟 ,  尹玲 ,  李兆奇 ,  明畅 ,  葛伟

IPC: G06F15/78 ,  G06F21/72

CPC classification number: G06F15/7882 ,  G06F21/72

Abstract: 本发明公开了一种基于大规模粗粒度可重构处理器的SM4‑128的密钥扩展实现方法及系统，该系统包括可重构处理器、微处理器、系统总线；所述可重构计算阵列包括可重构计算阵列块，可重构计算阵列块包括可重构阵列运算行、写端口运算行选择器、读端口运算行选择器；所述微处理器通过系统总线分别与配置控制模块的配置与控制接口，可重构处理器的输入先入先出寄存器组连接，所述输入先入先出寄存器组连接可重构计算阵列，可重构计算阵列连接输出端连接可重构处理器，输出端连接可重构处理器通过系统总线与微处理器连接。本发明针对SM4‑128密钥扩展方法，通过将多轮迭代在可重构处理器中部分展开和中间结果数据缓存的方式进行优化和加速。