公开(公告)号：CN117200761A

公开(公告)日：2023-12-08

申请号：CN202311075939.X

申请日：2023-08-24

Applicant: 西安电子科技大学

Inventor： 杨力宏 ,  李世新 ,  赵潇腾 ,  朱樟明 ,  黄伟郯 ,  刘术彬

IPC: H03K5/00 ,  H03M9/00

Abstract: 本发明公开了一种差分信号延时电路、前馈均衡器以及SerDes系统，其中，差分信号延时电路包括依次连接的第一驱动模块、信号延时电路、第二驱动模块以及抽头信号产生单元；信号延时电路包括四个信号延迟调节单元；每个信号延迟调节单元均包括若干组输入级互联的电容缩放器和电容匹配单元；电容缩放器通过多个延时调节信号控制接入电路的电容大小，从而改变信号延时；电容匹配单元通过延时调节信号接入与电容缩放器相等的电容；均衡信号经信号延时电路的延迟调节后，作用于抽头信号产生单元，输出差分信号。该电路保证了接收端可以得到高度对称的差分信号，且具有调节范围大、精度高的优点。

公开(公告)号：CN120090618A

公开(公告)日：2025-06-03

申请号：CN202510087188.6

申请日：2025-01-20

Applicant: 西安电子科技大学

Inventor： 赵潇腾 ,  张淼 ,  苏宪霆 ,  杨泽恺 ,  刘杰 ,  齐宇兴 ,  董志成 ,  刘术彬 ,  朱樟明

IPC: H03K19/0175 ,  G06F13/40

Abstract: 本发明公开了一种用于高速数据接口的模拟前端电路，本发明采用两级反相器型源退化结构连续时间线性均衡器，其中，第一级反相器型源退化结构连续时间线性均衡器以非对称T线圈为负载，与反相器型中频补偿电路并联，实现扩展带宽并补偿输入信号中的高频衰减的目的；第二级反相器型源退化结构连续时间线性均衡器以非对称T线圈为负载，实现进一步拓展带宽并补偿得到的第一级补偿信号中的高频衰减，以输出第二级补偿信号的目的；输出缓冲器以非对称T线圈为负载，提高得到的第二级补偿信号的低频增益，并驱动较大的负载；通过这些模块的级联，以实现对输入信号较好的补偿，拓展了模拟前端电路的带宽，满足高速数据传输要求的目的。

公开(公告)号：CN120090603A

公开(公告)日：2025-06-03

申请号：CN202510087192.2

申请日：2025-01-20

Applicant: 西安电子科技大学

Inventor： 赵潇腾 ,  杨泽恺 ,  苏宪霆 ,  董志成 ,  梁鸿志 ,  余玉揆 ,  刘术彬 ,  朱樟明

IPC: H03K5/135 ,  H03L7/081

Abstract: 本发明涉及一种具有恒定输入负载的数字预失真高精度相位插值器，包括：多相时钟产生电路、输入缓冲器电路、两路前置滤波电路、相位插值核心电路、CML2CMOS电路、控制码译码器电路。两路前置滤波电路用于将两路满摆幅方波信号转化为两路正弦时钟；相位插值核心电路用于以恒定输入负载根据两路权重控制码对两路正弦时钟进行非线性插值，输出小摆幅信号。该相位插值器大幅度提升了插值精度，可以通过调节控制码译码器实现插值权重的数字预失真，进一步提升相位插值器的精度，实现高速高精度的输出时钟，适用于高速SerDes系统中的时钟数据恢复电路和锁相环等时钟产生模块。

公开(公告)号：CN118826707A

公开(公告)日：2024-10-22

申请号：CN202410762955.4

申请日：2024-06-13

Applicant: 西安电子科技大学

Inventor： 刘术彬 ,  苏宪霆 ,  董志成 ,  王梦豪 ,  黄伟郯 ,  赵潇腾 ,  朱樟明

IPC: H03K5/12 ,  H03K5/13 ,  H03K7/10

Abstract: 本发明公开了一种宽频高线性度相位插值器，主要包括：输入端CML‑to‑CMOS转换电路，用于将CML型两相差分时钟转换成CMOS型两相差分时钟；二分频型正交时钟产生电路，用于根据CMOS型两相差分时钟产生半速率的四相正交差分时钟；孪生CML型PI，包括奇路子PI和偶路子PI，分别基于不同数字码的控制对四相正交差分时钟进行处理，对应产生两路插值信号；输出端CML‑to‑CMOS转换电路，用于将两路插值信号转换成CMOS型信号；斜率控制电路，用于对CMOS型信号的上升和下降时间进行调整；相位组合器，用于对调整后的CMOS型信号进行相位融合。该电路设计节约了功耗和版图面积，且具有较宽的工作频率。

公开(公告)号：CN118508983A

公开(公告)日：2024-08-16

申请号：CN202410541178.0

申请日：2024-04-30

Applicant: 西安电子科技大学

Inventor： 赵潇腾 ,  张圻 ,  韩晨曦 ,  章宇浩 ,  李世新 ,  刘术彬 ,  杨力宏 ,  朱樟明

IPC: H04B1/02 ,  H04B1/04

Abstract: 本发明公开了一种具有重定时优化的高速串行数据接口发射机，包括：时钟产生电路用于产生四分频、八分频和十六分频时钟信号，以及二分频四相位时钟信号；数字信号处理模块用于根据十六分频时钟信号产生64路伪随机二进制序列，并对该序列进行数据去加重和合并处理，得到32路8bit数字信号；相位检测器用于根据四分频时钟信号对二分频四相位时钟信号进行相位调整，产生调整后的二分频四相位时钟信号；时钟产生电路，还用于产生校准后的二分频四相位时钟信号；数模转换器用于根据十六分频、八分频、四分频时钟信号，以及调整后的和校准后的二分频四相位时钟信号，将32路8bit数字信号串化为模拟差分信号。本发明更适用于高速数据传输。

公开(公告)号：CN115459762A

公开(公告)日：2022-12-09

申请号：CN202211002613.X

申请日：2022-08-19

Applicant: 西安电子科技大学

Inventor： 刘术彬 ,  董志成 ,  王梦豪 ,  赵潇腾 ,  杨泽恺 ,  王霖伟

IPC: H03L7/085 ,  H03L7/099 ,  H03L7/093

Abstract: 本发明公开了一种高能效奇数分之一速率的时钟数据恢复电路，使用开关电容来实现鉴相器，可以有效降低鉴相器功耗与面积；并且其等效电阻与后级小环路滤波器电容能够获得跟PVT无关的大环路带宽，可以有效增加频率捕获范围，省去鉴频环路，减小锁定时间，压制环形振荡器的相位噪声并提高CDR环路抖动容限性能。此外，随机数据的重定时采用奇数分之一速率解复用结构，将N级环形振荡器、缓冲器、重定时器的工作频率降低为全速率结构的1/N，有效降低了CDR电路的功耗和寄生效应的影响，频率累加器的使用可巧妙地将奇数分之一亚速率时钟N倍频成全速率时钟，而不会引入过多的功耗与面积，其中N为奇数。