公开(公告)号：CN104011851B

公开(公告)日：2017-06-27

申请号：CN201180075817.X

申请日：2011-12-22

Applicant: 英特尔公司

Inventor： D·马利克 ,  R·S·维斯瓦纳斯 ,  S·斯里尼瓦桑 ,  M·T·博尔 ,  A·W·耶欧 ,  S·阿格拉哈拉姆

IPC: H01L23/12 ,  H01L23/48

CPC classification number: H01L23/49838 ,  H01L23/13 ,  H01L23/49816 ,  H01L23/49827 ,  H01L23/49833 ,  H01L25/0652 ,  H01L25/0657 ,  H01L2224/1403 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06544 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2924/1461 ,  H01L2924/15151 ,  H01L2924/15311 ,  H01L2924/00

Abstract: 描述了具有窗口插入器的3D集成电路封装和用于形成这种半导体封装的方法。例如，半导体封装包括衬底。顶部半导体管芯设置在衬底上。具有窗口的插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在插入器的窗口中并且互连至顶部半导体管芯。在另一示例中，半导体封装包括衬底。顶部半导体管芯设置在衬底上。插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在与插入器相同的平面中并且互连至顶部半导体管芯。

公开(公告)号：CN104392937A

公开(公告)日：2015-03-04

申请号：CN201410534287.6

申请日：2014-06-27

Applicant: 英特尔公司

Inventor： D·A·劳瑞恩 ,  S·阿格拉哈拉姆

IPC: H01L21/56

CPC classification number: H01L23/528 ,  H01L21/486 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/82 ,  H01L2221/68372 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2924/12042 ,  H01L2924/181 ,  H01L2924/18162 ,  H01L2924/00

Abstract: 本申请公开了增加BBUL封装中的I/O密度和降低层数的方法。一种器件，包含管芯，管芯包含器件侧上的介电材料、围绕管芯区域并嵌入管芯厚度尺寸的绝缘层；以及载体，载体包含设置在管芯器件侧上的多个导电材料层，第一个导电材料层形成在绝缘层上并图案化成迹线，所述迹线的至少部分连接至管芯上的相应接触点。一种方法，包含在牺牲衬底上设置管芯，管芯的器件侧与牺牲衬底相反；在牺牲衬底周围设置模具；将绝缘材料引入模具槽部；去除模具；在邻近管芯器件侧的绝缘材料上形成载体；以及从牺牲衬底分离管芯和载体。