公开(公告)号：CN100541655C

公开(公告)日：2009-09-16

申请号：CN200510054330.X

申请日：2002-06-04

Applicant: 株式会社东芝

Inventor： 加藤大辅 ,  吉田宗博 ,  渡边阳二

IPC: G11C11/34 ,  G11C7/00 ,  G11C8/00 ,  H01L27/105

CPC classification number: G11C29/808 ,  G11C29/785

Abstract: 半导体存储器具有：单元阵列及布置在其中的用于沿其第一方向选择存储单元的若干第一标准元件，布置在该单元阵列内以与对应的第一标准元件一起工作，从而沿其第二方向选择存储单元的第二标准元件，用于替换缺陷第一标准元件的第一冗余元件，及用于替换第二标准元件的第二冗余元件。在单元阵列内还规定允许借助各第一冗余元件替换的一组第一标准元件作为第一修复或“解除”区，以及允许利用各个第二冗余元件替换的一组第二标准元件作为第二解除区。独立控制是否用第一冗余元件替换同时激活的两个第一标准元件；另外，包含所述两个第一标准元件中的一个的第一解除区内的缺陷第二标准元件被和所述两个第一标准元件中的另一个协同的第二冗余元件替换。

公开(公告)号：CN1242412C

公开(公告)日：2006-02-15

申请号：CN02122456.0

申请日：2002-06-04

Applicant: 株式会社东芝

Inventor： 古贺光弘 ,  吉田宗博 ,  新矢宽

IPC: G11C11/34 ,  G11C11/4063 ,  G11C7/00 ,  H01L27/10

CPC classification number: G06F11/1032 ,  G11C7/24 ,  G11C11/4078

Abstract: 本发明提供了一种能伴随低功耗化进行数据不良补救的半导体存储器，包括：单元阵列，具备用于进行常规的数据写入、读出的正常数据部和存储用于对来自正常数据部的读出数据进行错误检测用的检查用数据的奇偶数据部；数据缓冲器，暂时保持来自上述单元阵列的读出数据和对单元阵列的写入数据；错误检测校正电路，从数据写入时输入的写入数据生成应存储于上述奇偶数据部中的检查用数据，根据在数据读出时从上述正常数据部读出的数据和从上述奇偶数据部读出的检查用数据，进行已读出的数据的错误检测校正；时序信号生成电路，检测上述数据缓冲器中的输出数据变化并生成时序信号；以及校正时序调整电路，由上述时序信号生成电路生成的时序信号所控制，将上述故障信号传送给上述故障译码/错误校正电路。

公开(公告)号：CN1199275C

公开(公告)日：2005-04-27

申请号：CN02122455.2

申请日：2002-06-04

Applicant: 株式会社东芝

Inventor： 加藤大辅 ,  吉田宗博 ,  渡边阳二

IPC: H01L27/00 ,  G11C11/34

CPC classification number: G11C29/808 ,  G11C29/785

Abstract: 一种半导体存储器，包括：具有若干存储单元的单元阵列；在所述单元阵列内，各自被定义为沿第一方向排列的一组存储单元并且具有用于存储单元选择的第一选择线的若干第一标准元件；在所述单元阵列内，各自被定义为沿第二方向排列的一组存储单元并且具有用于存储单元选择的第二选择线的若干第二标准元件，每个所述第二标准元件选择操作上与对应的一个所述第一标准元件相关的一个或多个存储单元；用于替换所述单元阵列内的缺陷第一标准元件的若干第一冗余元件；用于替换所述单元阵列内的缺陷第二标准元件的若干第二冗余元件；在所述单元阵列内，各自被定义为允许用每个所述第一冗余元件来替换的一组第一标准元件的第一修复区；和在所述单元阵列内，各自被定义为允许用每个所述第二冗余元件来替换的一组第二标准元件的第二修复区，其中：所述若干第一标准元件中的至少两个第一标准元件被同时激活，相互独立地控制是否用所述第一冗余元件来替换如此被同时激活的至少两个第一标准元件中的每一个，以及修复在包括所述被同时激活的至少两个第一标准元件之一的一个所述第一修复区内具有缺陷的第二标准元件的至少一个所述第二冗余元件不和所述同时激活的至少两个第一标准元件的所述一个相交。