-
公开(公告)号：CN111524966A
公开(公告)日：2020-08-11
申请号：CN202010358929.7
申请日：2020-04-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种降低高压互连影响的横向高压器件，包括第一型掺杂杂质接触区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、第二型掺杂杂质阱区、第一型掺杂杂质外延层、第一型掺杂杂质漂移区、绝缘埋层、第二型掺杂杂质衬底、源电极、栅电极、漏电极、栅氧化层、硅局部氧化隔离氧化层，器件高压互连区的漂移区设置为线性变掺杂，降低高压互连线对器件表面电场的影响，提高器件击穿电压。
-
公开(公告)号：CN111524962A
公开(公告)日：2020-08-11
申请号：CN202010354969.4
申请日：2020-04-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种降低高压互连影响的器件结构及制造方法，包括非高压互连区和高压互连区：非高压互连区包括第二型掺杂杂质衬底、埋氧化层、第一型掺杂杂质外延层、第二型掺杂杂质阱区、第一型掺杂杂质接触区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、场氧化层、栅氧化层，高压互连区结构包括第二型掺杂杂质衬底、埋氧化层、第一型掺杂杂质外延层、第二型掺杂杂质阱区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、第一型掺杂杂质接触区、场氧化层、淀积氧化层；本发明通过在常规的制造工艺中额外增加淀积氧化层和光刻工艺，提高了高压互连线到器件表面的氧化层厚度，且不影响非高压互连区的氧化层厚度。该方法降低了高压互连线(HVI)对器件表面电场的影响，提高了器件的击穿电压。
-
公开(公告)号：CN103268886B
公开(公告)日：2015-06-17
申请号：CN201310174274.8
申请日：2013-05-13
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
Abstract: 一种横向高压功率半导体器件的结终端结构，属于功率半导体器件技术领域。本发明针对专利文献CN102244092B提供的一种横向高压功率半导体器件的结终端结构中直线结终端结构和曲率结终端结构相连部分的电荷平衡问题，在保持器件表面横向超结掺杂条宽度为最小光刻精度W的两倍的情况下，对终端结构进行分析和优化，提出表面超结结构浓度的关系表达式，根据关系式优化器件结构，从而得到最优化的击穿电压。同时，N型漂移区表面所有的横向超结结构宽度都采用最小光刻精度W，可以减小芯片的版图面积。
-
公开(公告)号：CN111524963B
公开(公告)日：2021-09-24
申请号：CN202010355367.0
申请日：2020-04-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种降低高压互连影响的器件结构及制造方法，用以解决常规的制造方法由于高压互连线对器件表面电场分布的影响，从而导致器件无法达到预期耐压的问题。本发明通过在常规的制造工艺中额外增加一步工艺步骤，利用掩模版对器件的高压互连区进行局部热氧化，提高了高压互连线到器件表面的氧化层厚度，降低了高压互连线对器件表面电场分布的影响，提高了器件的击穿电压。
-
公开(公告)号：CN111524965A
公开(公告)日：2020-08-11
申请号：CN202010358355.3
申请日：2020-04-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/36 , H01L29/78 , H01L21/336 , H01L29/739 , H01L21/331
Abstract: 本发明提供一种降低高压互连影响的横向器件及制备方法，包括第一型掺杂杂质接触区、第二型掺杂杂质接触区、第二型掺杂杂质阱区、第一型掺杂杂质阱区、第一型掺杂杂质漂移区、第一型掺杂杂质外延层、绝缘埋层、第二型掺杂杂质衬底、源电极、栅电极、漏电极、栅氧化层、硅局部氧化隔离氧化层，通过不同的工艺步骤分别形成高压互连区的第一型掺杂杂质漂移区和非高压互连区的第一型掺杂杂质外延层，改变高压互连区的漂移区掺杂浓度，增强了高压互连区漂移区耗尽能力，提高了器件的击穿电压。
-
Patent Agency Ranking
公开(公告)号：CN111524963A
公开(公告)日：2020-08-11
申请号：CN202010355367.0
申请日：2020-04-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种降低高压互连影响的器件结构及制造方法，用以解决常规的制造方法由于高压互连线对器件表面电场分布的影响，从而导致器件无法达到预期耐压的问题。本发明通过在常规的制造工艺中额外增加一步工艺步骤，利用掩模版对器件的高压互连区进行局部热氧化，提高了高压互连线到器件表面的氧化层厚度，降低了高压互连线对器件表面电场分布的影响，提高了器件的击穿电压。
-
公开(公告)号：CN114823631B
公开(公告)日：2023-05-26
申请号：CN202210450265.6
申请日：2022-04-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L23/552 , H01L29/06 , H01L29/78
Abstract: 本发明提供了一种抗辐射的高压器件结构，相比起传统高压LDMOS器件结构，本发明在场氧化层下方的漂移区内引入高掺杂的Ptop+层和一般掺杂的Ptop层；在埋氧化层上方的漂移区内引入高掺杂的Pbury+层和一般掺杂的Pbury层。本发明新引入的高掺杂层可以屏蔽氧化层中的正的辐射陷阱电荷对漂移区的影响，保持初始特性不变的情况下，有效抑制了由总剂量辐射效应引起的器件导通电阻的退化。
-
公开(公告)号：CN111524964A
公开(公告)日：2020-08-11
申请号：CN202010355723.9
申请日：2020-04-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/36 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种降低高压互连影响的横向器件及制备方法，包括第二型掺杂杂质半导体衬底、第一型掺杂杂质漂移区、第二型掺杂杂质阱区、第二型掺杂杂质接触区、第一型掺杂杂质接触区、第一型掺杂杂质阱区、第二型掺杂杂质顶层结构、栅氧化层、埋氧化层、硅局部氧化隔离氧化层、栅电极、源电极和漏电极，在所述器件的高压互连区设置高浓度掺杂的第二型掺杂杂质顶层结构。本发明提供的横向器件可以降低高压互连线对器件表面电场分布的影响，以此来提高器件的击穿电压。
-
公开(公告)号：CN103413830B
公开(公告)日：2016-08-31
申请号：CN201310356773.9
申请日：2013-08-16
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及半导体技术，具体的说是涉及一种横向高压MOSFET及其制造方法。本发明的一种横向高压MOSFET，其特征在于，通过光刻和离子注入工艺在第二种导电类型半导体漂移区中形成第一种导电类型半导体降场层，通过光刻和离子注入工艺，在第二种导电类型半导体漂移区的表面形成的第二种导电类型半导体重掺杂层。本发明的有益效果为，在保持高的击穿耐压的情况下，可以大大的降低器件比导通电阻，同时减小横向高压MOSFET源端的电场峰值，避免强场效应，提高器件的击穿电压，具有更小的导通电阻，在相同的导通能力的情况下具有更小的芯片面积，并很好地优化器件的表面电场，同时，本发明提供的制造方法简单，工艺难度较低。本发明尤其适用于横向高压MOSFET。
-
公开(公告)号：CN118825032A
公开(公告)日：2024-10-22
申请号：CN202410858155.2
申请日：2024-06-28
Applicant: 电子科技大学
IPC: H01L27/12 , H01L29/06 , H01L23/552
Abstract: 本发明提供了一种抗辐射SOI基BCD集成器件结构。相比于传统的SOI基BCD集成器件结构，本发明在埋氧化层上方的漂移区底部进行第一导电类型注入以形成埋层屏蔽层，并在浅槽隔离氧化层下方的硅表面进行第一导电类型注入以形成顶层屏蔽层。本发明提出的SOI基BCD集成技术可以屏蔽总剂量辐射效应产生的氧化层陷阱电荷对器件性能的影响，有效抑制LDMOS器件耐压和导通电阻的退化，降低了BJT器件共发射极电流放大系数的退化，同时也防止NMOS和PMOS内部导电通路的形成，提高了BCD集成器件的抗总剂量辐射的能力。
-
-
-
-
-
-
-
-
-
Search Results
96
records
(took 0.02 seconds)
