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公开(公告)号：CN108400992A
公开(公告)日：2018-08-14
申请号：CN201810181041.3
申请日：2018-03-06
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L29/06
Abstract: 本发明提供了一种流式通信数据协议解析软件框架实现系统及方法，包括资源层、流式通信协议数据处理业务层和用户GUI/CUI交互层；针对于流式通信协议码流数据解析，层层剥离迭代解析的流式数据处理，体系化的构建软件框架从UI交互、任务控制流程构建、流式通信协议码流数据解析任务及数据输出任务模型均有针对性的解决技术方案；构建软件框架中的模块构件间的连接控制管理均有清晰的描述，各个模块构件均可单独实现为动态库，保障模块构件的可根据实际的项目需要进行适用性修正或替换，整个软件框架具备良好的可伸缩性。
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公开(公告)号：CN107451096B
公开(公告)日：2020-09-01
申请号：CN201710473138.7
申请日：2017-06-21
Applicant: 电信科学技术第五研究所有限公司
Abstract: 高吞吐率FFT/IFFT的FPGA信号处理方法，涉及FPGA技术。本发明包括下述步骤：1)读取低频信号的数据，2)将低频信号数据的内容顺次写入RAM的第一存储区及其他各存储区；3)在高频读时钟控制下，按照各存储区的写入顺序，以滑动窗的方式顺次读取各存储区中写入的数据内容，并顺次输出滑动窗中的数据内容，形成数据流；4)自数据流起始时刻，第N个FPGA经过(N‑1)个等待周期后进入数据处理阶段以读取数据流并进行FFT运算然后输出运算结果。本发明通过一个RAM将第速率数据转换为高数据速率，使得后续模块能在较高频率上工作，从而达到减少并行度的目的，最终降低了硬件消耗。本发明算法简单，易于工程实现。
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公开(公告)号：CN108989258B
公开(公告)日：2020-04-21
申请号：CN201810768157.7
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的求模实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，用于实现两个15比特无符号整数x和y的乘积对24576求模，其特征在于，包括分别对x和y进行截位的截位器一和截位器二、S201模块、S202模块、S203模块、S204模块、S205模块、S206模块、S207模块、S208模块、S209模块、S210模块、加法器、减法器、判断器和选择器，截位器一和截位器二具有相同的结构，均包括10个子截位器。本发明通过层层截位，简化求模运算，进而简化信号生成过程中IDFT的计算，从而简化整个信号生成过程。
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公开(公告)号：CN108809883B
公开(公告)日：2020-04-17
申请号：CN201810768032.4
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的DFT实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，包括ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，ROM1的输出端分别与相位一索引号计算模块和ROM3的输入端连接，加法器一的输入为相位一索引号计算模块和相位二索引号计算模块的输出，加法器一的输出端与求模模块的输入端连接，求模模块的输出端与ROM2的输入端连接，乘法器的输入为ROM2和ROM3的输出；ROM1、ROM2和ROM3分别用于存储1/umodNZC、和Xu(0)的值，相位一索引号计算模块和相位二索引号计算模块分别用于计算z(k)和序列的相位索引号。本发明充分利用ZC序列的特殊性，简化了信号生成过程中DFT的计算，进而简化整个信号生成过程。
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公开(公告)号：CN107222282B
公开(公告)日：2019-04-16
申请号：CN201710432842.8
申请日：2017-06-09
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明涉及移动通信技术领域，公开了一种LTE系统PRACH信道中ZC序列的DFT算法。包括以下过程：向ROM1输入参数k，读取ROM1输出参数k′；向ROM2输入参数u，读取ROM2输出参数u′；k′和u′相加的值A再减去Nzc‑1获取参数B；将A和B输入到第一选择器，根据控制信号输出结果并输入到ROM3；读取ROM3的输出数据加上k得到值C，值C减去Nzc获取参数D；将C和D输入到第二选择器，根据控制信号获取第二选择器的输出结果；第二选择器的输出结果进行除2取整后的值E加上获取参数F，将E和F输入到第三选择器，同时第二选择器的输出结果进行mod2处理的结果G为控制信号，输出旋转因子指数p值；根据p值获取ZC序列的DFT算法结果。该方案p值求解过程储存量小，算法简单。
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Patent Agency Ranking
公开(公告)号：CN108400992B
公开(公告)日：2020-05-26
申请号：CN201810181041.3
申请日：2018-03-06
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L29/06
Abstract: 本发明提供了一种流式通信数据协议解析软件框架实现系统及方法，包括资源层、流式通信协议数据处理业务层和用户GUI/CUI交互层；针对于流式通信协议码流数据解析，层层剥离迭代解析的流式数据处理，体系化的构建软件框架从UI交互、任务控制流程构建、流式通信协议码流数据解析任务及数据输出任务模型均有针对性的解决技术方案；构建软件框架中的模块构件间的连接控制管理均有清晰的描述，各个模块构件均可单独实现为动态库，保障模块构件的可根据实际的项目需要进行适用性修正或替换，整个软件框架具备良好的可伸缩性。
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公开(公告)号：CN104915756B
公开(公告)日：2019-03-26
申请号：CN201510262360.3
申请日：2015-05-22
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明公开了数据一致性云稽核系统及实现方法，包括云视图管理子系统和分布式稽核子系统，云视图管理子系统和分布式稽核子系统之间通过协议交互模块进行数据交互；实现方法概述如下步骤：各业务承载网元根据格式规范要求采集原始数据文件；分布式稽核子系统依据配置调度信息定时启动相应的稽核业务/网元的数据比对、并完成差异数据分析、将数据比对和差异分析结果上报云视图管理子系统；云视图管理子系统将同步清理操作请求下发至分布式稽核子系统实施、并反馈差异数据清理结果。本方案通过上述原理，保证了网元间的业务数据一致性的同时，使用灵活、资源利用率高且信息聚合能力强。
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公开(公告)号：CN108989258A
公开(公告)日：2018-12-11
申请号：CN201810768157.7
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的求模实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，用于实现两个15比特无符号整数x和y的乘积对24576求模，其特征在于，包括分别对x和y进行截位的截位器一和截位器二、S201模块、S202模块、S203模块、S204模块、S205模块、S206模块、S207模块、S208模块、S209模块、S210模块、加法器、减法器、判断器和选择器，截位器一和截位器二具有相同的结构，均包括10个子截位器。本发明通过层层截位，简化求模运算，进而简化信号生成过程中IDFT的计算，从而简化整个信号生成过程。
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公开(公告)号：CN108933752A
公开(公告)日：2018-12-04
申请号：CN201810768159.6
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的IDFT实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，包括使能模块、只读存储器ROM1和ROM2、相位一索引号计算模块、相位二索引号计算模块、乘法器一、IFFT运算模块和乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，相位一索引号计算模块的输出端与ROM1的输入端连接，相位二索引号计算模块的输出端与ROM2的输入端连接，乘法器一的输入为使能模块的输出和ROM1的输出，乘法器一的输出端与IFFT运算模块的输入端连接，乘法器二的输入为IFFT的输出和ROM2的输出；RAM、ROM1和ROM2的输入均为读地址。本发明充分利用其输入信号存在大量零值的特点，简化信号生成过程中IDFT的计算，进而简化整个信号生成过程。
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公开(公告)号：CN107451096A
公开(公告)日：2017-12-08
申请号：CN201710473138.7
申请日：2017-06-21
Applicant: 电信科学技术第五研究所有限公司
Abstract: 高吞吐率FFT/IFFT的FPGA信号处理方法，涉及FPGA技术。本发明包括下述步骤：1)读取低频信号的数据，2)将低频信号数据的内容顺次写入RAM的第一存储区及其他各存储区；3)在高频读时钟控制下，按照各存储区的写入顺序，以滑动窗的方式顺次读取各存储区中写入的数据内容，并顺次输出滑动窗中的数据内容，形成数据流；4)自数据流起始时刻，第N个FPGA经过(N-1)个等待周期后进入数据处理阶段以读取数据流并进行FFT运算然后输出运算结果。本发明通过一个RAM将第速率数据转换为高数据速率，使得后续模块能在较高频率上工作，从而达到减少并行度的目的，最终降低了硬件消耗。本发明算法简单，易于工程实现。
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