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公开(公告)号：CN108347177B
公开(公告)日：2021-09-07
申请号：CN201711455862.3
申请日：2017-12-28
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供一种半导体装置，实现了半导体装置性能的提升。半导体装置包括多个第一半导体芯片、多个第二半导体芯片、电阻部件以及半导体芯片，所述半导体芯片包括耦合至电阻部件两端上的电极的第一电路。密封体具有第一边(长边)、第二边(长边)、第三边(短边)以及第四边(短边)。在Y方向上，第一半导体芯片和第二半导体芯片中的每一个设置在相比于第二边更靠近第一边的位置处，同时半导体芯片设置在相比于第一边更靠近第二边的位置处。而且，在Y方向上，设置电阻部件、第二半导体芯片和第一半导体芯片，以便增加从第三边朝向第四边的距离，同时半导体芯片设置在相比于第四边更靠近第三边的位置处。
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公开(公告)号：CN108347177A
公开(公告)日：2018-07-31
申请号：CN201711455862.3
申请日：2017-12-28
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供一种半导体装置，实现了半导体装置性能的提升。半导体装置包括多个第一半导体芯片、多个第二半导体芯片、电阻部件以及半导体芯片，所述半导体芯片包括耦合至电阻部件两端上的电极的第一电路。密封体具有第一边(长边)、第二边(长边)、第三边(短边)以及第四边(短边)。在Y方向上，第一半导体芯片和第二半导体芯片中的每一个设置在相比于第二边更靠近第一边的位置处，同时半导体芯片设置在相比于第一边更靠近第二边的位置处。而且，在Y方向上，设置电阻部件、第二半导体芯片和第一半导体芯片，以便增加从第三边朝向第四边的距离，同时半导体芯片设置在相比于第四边更靠近第三边的位置处。
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公开(公告)号：CN104282733A
公开(公告)日：2015-01-14
申请号：CN201410322611.8
申请日：2014-07-08
Applicant: 瑞萨电子株式会社
Abstract: 本发明涉及半导体器件。场板电极以折叠方式或以螺旋形状在沿着第一电路区域的边缘的方向上重复地设置。耦合晶体管将第一电路耦合到电源电压低于第一电路的第二电路。第二导电类型区域设置在耦合晶体管周围。场板电极的一部分与第二导电类型区域部分地重叠。场板电极在相对在分离区域的宽度方向上的中央而位于第一电路区域侧的部分，被电耦合到耦合晶体管的漏电极。第二电路的地电位或电源电位在相对所述中央而位于第二导电类型区域侧的部分，被施加到场板电极。
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Patent Agency Ranking
公开(公告)号：CN109216446A
公开(公告)日：2019-01-15
申请号：CN201810714756.0
申请日：2018-06-29
Applicant: 瑞萨电子株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本公开的实施例涉及半导体器件及其制造方法。在一个实施例中，一种半导体器件包括：半导体衬底，具有上表面；沟槽电极，布置在形成在上表面上的沟槽内；以及沟槽绝缘膜，布置在沟槽电极与半导体衬底之间，并且半导体衬底包括漂移层、用于电场减小的浮置层、空穴阻挡层、体层和发射极层，并且发射极层、体层和空穴阻挡层通过用于电场减小的浮置层与漂移层分离，并且穿过形成在体层中的反转层的载流子路径包括体层、空穴阻挡层、用于电场减小的浮置层的非反转区域以及漂移层。
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公开(公告)号：CN109037320A
公开(公告)日：2018-12-18
申请号：CN201810589501.6
申请日：2018-06-08
Applicant: 瑞萨电子株式会社
Inventor： 神田良
IPC: H01L29/739 , H01L29/423 , H01L29/06 , H01L21/331
Abstract: 本申请涉及半导体器件及其制造方法。根据实施例，半导体器件1包括：包括上表面的半导体衬底50；沟槽电极22，设置在形成在上表面上的沟槽20内；以及沟槽绝缘膜21，设置在沟槽电极22和半导体衬底50之间。半导体衬底50包括：第一导电类型的第一半导体层，到达第一半导体层的沟槽电极22的下端；第二导电类型的深层19，部分地设置在第一半导体层上并且与沟槽绝缘膜21接触；第二导电类型的第二半导体层，设置在第一半导体层上和深层19上并且与沟槽绝缘膜21接触；以及第一导电类型的第三半导体层，设置在深层19之上的第二半导体层上。
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公开(公告)号：CN108231865A
公开(公告)日：2018-06-29
申请号：CN201711263226.0
申请日：2017-12-05
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/08 , H01L29/423 , H01L29/739
CPC classification number: H01L29/7397 , H01L29/0619 , H01L29/0692 , H01L29/407 , H01L29/4238 , H01L29/7398 , H01L29/0684 , H01L29/0843 , H01L29/42312
Abstract: 本公开涉及沟槽栅极IGBT。提供了一种高性能的沟槽栅极IGBT。根据一个实施例的沟槽栅极IGBT包括：半导体衬底(11)；设置在半导体衬底(11)上的沟道层(15)；设置在沟道层(15)两侧的两个浮置P型层(12)，浮置P型层(12)比沟道层(15)深；设置在两个浮置P型层(12)之间的两个发射极沟槽(13)，发射极沟槽(13)分别与浮置P型层(12)接触；设置在两个发射极沟槽(13)之间的至少两个栅极沟槽(14)；和设置在两个栅极沟槽14之间的源极扩散层(19)，源极扩散层(19)与栅极沟槽(14)中的每一个接触。
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公开(公告)号：CN106409819A
公开(公告)日：2017-02-15
申请号：CN201610443218.3
申请日：2016-06-20
Applicant: 瑞萨电子株式会社
IPC: H01L25/07
CPC classification number: H02M7/537 , H01L23/04 , H01L23/3107 , H01L23/49541 , H01L27/0664 , H01L2224/0603 , H01L2224/32245 , H01L2224/48137 , H01L2224/48139 , H01L2224/48247 , H01L2224/4903 , H01L2224/73265 , H01L2224/92247 , H01L2924/181 , H02M7/003 , H02M7/53875 , H01L2924/00012 , H01L2924/00 , H01L25/07
Abstract: 本发明涉及半导体装置，提高半导体装置的可靠性。形成有控制电路的半导体芯片(CHP3)与多个IGBT芯片中的半导体芯片(CHP1(HU))经由高侧用中继基板(RB1)而电连接。即，半导体芯片(CHP1(HU))与半导体芯片(CHP3)经由导线(W1)、高侧用中继基板(RB1)和导线(W2)而电连接。同样地，形成有控制电路的半导体芯片(CHP3)与多个IGBT芯片中的半导体芯片(CHP1(LW))经由低侧用中继基板(RB2)而电连接。即，半导体芯片(CHP1(LW))与半导体芯片(CHP3)经由导线W1、低侧用中继基板(RB2)和导线(W2)而电连接。
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公开(公告)号：CN104934419A
公开(公告)日：2015-09-23
申请号：CN201510121435.6
申请日：2015-03-19
Applicant: 瑞萨电子株式会社
IPC: H01L27/06
CPC classification number: H01L29/0619 , H01L27/0207 , H01L27/092 , H01L29/402 , H01L29/404 , H01L29/405 , H01L29/407 , H01L29/42368 , H01L29/7816 , H01L29/7835 , H03K19/017509
Abstract: 本发明涉及一种半导体器件。为了防止围绕晶体管的杂质区中的电流泄漏，在第二导电类型区的从第一电路区侧朝向第二电路区侧延伸的部分在平面图中与元件隔离膜彼此重叠的区域中，在平面图中从第一电路区侧朝向第二电路区侧交替设置场板和导电膜。此外，在这个区域中，场板的电位以及导电膜的电位从第一电路区朝向第二电路区降低。此外，至少一个导电膜的电位低于在平面图中在第二电路区侧与导电膜相邻的场板的电位。此外，这种导电膜覆盖至少一部分第二导电类型区，而在第二导电类型区的延伸方向上没有间隔。
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