公开(公告)号：CN103985532A

公开(公告)日：2014-08-13

申请号：CN201310726953.1

申请日：2013-12-25

Applicant: 株式会社村田制作所

Inventor： 世古笃史

IPC: H01F41/00 ,  H01F17/00

CPC classification number: H01F41/041 ,  H01F17/0013 ,  H05K3/0052 ,  H05K2203/0228 ,  Y10T156/1052

Abstract: 本发明提供一种电子器件的制造方法，能够抑制在切割母层叠体时层叠体发生歪扭。在电子器件的制造方法中，电子器件具备：层叠体(12)，其通过层叠长方形状的多个绝缘体层而构成，并且具有通过多个绝缘体层的第一边相连而构成的安装面；电路元件，其设置于层叠体(12)内；以及外部导体，其与该电路元件电连接，并且朝长边引出。在切割工序中，在沿切割线(CL3)切割母层叠体(112)之前，沿朝Z轴方向延伸的切割线(CL2)切割母层叠体(112)，切割线(CL3)朝x轴方向延伸并且组合导体(114)排列于切割线(CL3)。