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公开(公告)号：CN112928206B
公开(公告)日：2022-08-19
申请号：CN202110118880.2
申请日：2021-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
Abstract: 本发明涉及MTJ技术领域,公开了一种MTJ及其驱动方法和制作方法，该MTJ包括参考层，参考层的上表面设有势垒层，势垒层的上表面设有自由层，自由层的上表面设有阻变层，阻变层的上表面和参考层的下表面之间存在压降时，阻变层向自由层迁移氧离子，迁移到自由层的氧离子会和自由层的Fe和Co结合生成没有磁性的FeO和CoO氧化物，进而降低自由层的磁矩翻转电流，降低MTJ的写入功耗。
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公开(公告)号：CN118412326A
公开(公告)日：2024-07-30
申请号：CN202410490451.1
申请日：2024-04-23
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8238 , H01L27/02 , H01L27/092
Abstract: 本公开提供了一种半导体器件的制备方法和半导体器件。该制备方法包括：对第一基底的第一表面进行氧化和淀积，得到复合介电层。在复合介电层上进行金属薄膜沉积，得到第一金属层。对位于第一顶面上的第一金属层，和位于第二顶面上的第一金属层进行刻蚀，并暴露出复合介电层，得到第一侧墙金属层。在第一侧墙金属层、位于第一顶面上的复合介电层和位于第二顶面上的复合介电层上进行金属薄膜沉积，得到第二金属层。在第二金属层上进行金属薄膜沉积，得到第三金属层。对第三金属层和第二金属层进行光刻刻蚀，得到栅极。以及在与栅极的第二侧面相邻的第一顶面，和与栅极的第三侧面相邻的第二顶面上进行掺杂，分别得到第一源漏区和第二源漏区。
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Patent Agency Ranking
公开(公告)号：CN113921612A
公开(公告)日：2022-01-11
申请号：CN202111176475.2
申请日：2021-10-09
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L29/78 , H01L29/792 , H01L29/788 , H01L21/336
Abstract: 本发明提供了一种背栅调制器件及其制备方法、存储器、逻辑器件，其中背栅调制器件可包括但不限于硅衬底、ONO层、单晶硅层、栅极、第一侧墙、第二侧墙、第一源漏极及第二源漏极。ONO层填充于硅衬底上形成的空腔内，单晶硅层形成于ONO层上，栅极形成于单晶硅层上，第一侧墙环绕在栅极的侧壁周围，设置于单晶硅层上，第二侧墙环绕在第一侧墙的侧壁周围，设置于单晶硅层上；第一源漏极设置于硅衬底上，处于单晶硅层的一旁侧；第二源漏极设置于硅衬底上，处于单晶硅层的另一旁侧。本发明能够根据实际需要通过牺牲层和衬底的厚度灵活地控制单晶硅层和ONO结构的厚度，从而最大程度地发挥出背栅调制器件的性能，并能够有效降低器件成本。
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公开(公告)号：CN113658624B
公开(公告)日：2024-05-31
申请号：CN202111033172.5
申请日：2021-09-03
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
Abstract: 本发明公开了一种半导体存储器及存储器阵列，半导体存储器，包括：开关单元的第一端与位线连接，开关单元的控制端与第一字线连接；存储单元的第一端与开关单元的第二端连接，存储单元的控制端与第二字线连接，存储单元的第二端接地，存储单元的第三端与第一背栅压连接；通过改变第一背栅压和第二字线的写入电压，使得存储单元处于PDSOI模式，利用浮体效应获得存储窗口，以将位线输入的数据存储，再利用存储单元处于FDSOI模式擦除存储数据，此种存储器结构既有开关功能，也具有存储功能，在不改变存储单元膜层结构及厚度的前提下，存储单元能够分别实现PDSOI模式或FDSOI模式，相较于传统电容存储结构，降低寄生电容，提高工作频率、运行速度及存储容量。
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公开(公告)号：CN112928206A
公开(公告)日：2021-06-08
申请号：CN202110118880.2
申请日：2021-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
Abstract: 本发明涉及MTJ技术领域,公开了一种MTJ及其驱动方法和制作方法，该MTJ包括参考层，参考层的上表面设有势垒层，势垒层的上表面设有自由层，自由层的上表面设有阻变层，阻变层的上表面和参考层的下表面之间存在压降时，阻变层向自由层迁移氧离子，迁移到自由层的氧离子会和自由层的Fe和Co结合生成没有磁性的FeO和CoO氧化物，进而降低自由层的磁矩翻转电流，降低MTJ的写入功耗。
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公开(公告)号：CN218351469U
公开(公告)日：2023-01-20
申请号：CN202222927400.X
申请日：2022-11-03
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L29/06 , H01L29/78 , H01L29/423
Abstract: 本申请提供了一种半导体器件以及FDSOI，该半导体器件包括基底以及栅极，其中，基底包括依次层叠的第一衬底层、埋氧化层以及第二衬底层，埋氧化层包括空腔、沿预定方向间隔设置的第一埋氧化部以及第二埋氧化部，空腔为第一衬底层、第二衬底层、第一埋氧化部以及第二埋氧化部之间的空隙，预定方向为垂直于基底的厚度方向；栅极位于第二衬底层的远离埋氧化层的表面上，栅极在埋氧化层上的投影位于空腔中。空腔解决了现有技术中的FDSOI由于氧化层中的陷阱电荷以及界面态导致的性能较差的问题，保证了半导体器件的总剂量效应较低，且空腔使得埋氧化层不会被击穿，保证了半导体器件的性能较好。
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公开(公告)号：CN218975146U
公开(公告)日：2023-05-05
申请号：CN202223333035.6
申请日：2022-12-13
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G11C11/417 , G11C11/419 , G11C7/10 , G11C5/14
Abstract: 本申请提供了一种SRAM单元以及SRAM，该SRAM单元包括锁存器、第一反相器以及第二反相器，其中，锁存器包括第一输入端、第二输入端、第一输出端以及第二输出端；第一反相器的输入端与锁存器的第一输出端电连接，第一反相器的输出端与锁存器的第一输入端电连接；第二反相器的输入端与锁存器的第二输出端电连接，第二反相器的输出端与锁存器的第二输入端电连接。保证了第一反相器以及第二反相器可以使得锁存器的背栅电位做出自适应变化，以使得SRAM单元的阈值电压进行自适应调控，保证了SRAM单元的静态噪音容限较大，解决了现有技术中的SRAM由于噪声容限较小导致性能差的问题，保证了SRAM单元的性能较好。
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