公开(公告)号：CN116312678A

公开(公告)日：2023-06-23

申请号：CN202310095006.0

申请日：2023-02-10

Applicant: 安徽大学

Inventor： 周永亮 ,  周子璇 ,  施琦 ,  刘立 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/16 ,  G11C7/18 ,  G11C8/14

Abstract: 本发明属于集成电路技术领域，具体涉及一种读裕度增强型存储阵列、读操作时序控制电路及存储器。该型该型读裕度增强型存储阵列由原始存储阵列和正反馈阵列构成，原始存储阵列下方多个正反馈单元。正反馈单元由两个开关以及两个NMOS管构成。读操作时序控制电路包括复制阵列和逻辑控制单元。复制阵列与存储阵列相同，逻辑控制单元包括两个反相器。读操作时序控制电路用于根据接收到的一个与字线WL同步激活的使能信号EN1，生成一个按照预设时间间隔Δt延时的控制信号SAEN。存储器即为应用前述读裕度增强型存储阵列和读操作时序控制电路的存储器。本发明解决了现有STT‑MRAM存储器因信号读取阶段的采样窗口过窄和分布时机分散造成的数据读可靠性不足的问题。

公开(公告)号：CN116129966A

公开(公告)日：2023-05-16

申请号：CN202211723241.X

申请日：2022-12-30

Applicant: 安徽大学

Inventor： 李鑫 ,  王玲 ,  施琦 ,  戴成虎 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G11C16/04 ,  H10B10/00 ,  G11C16/08 ,  G11C16/24

Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及一种10T‑SRAM单元，基于该种10T‑SRAM单元的运算电路结构，以及基于该种运算电路结构构建的运算芯片。本发明的10T‑SRAM单元和传统的6T‑SRAM单元相比，增加了N4、N5和N6、N7组成的读写分离的两个通道，解决了6T‑SRAM结构存在的读破坏问题。本发明的10T‑SRAM单元同时相较于传统的8T‑SRAM单元，本10T‑SRAM单元能够组成阵列结构的运算电路，可通过能够配置字线RWLL、RWLR上施加的信号，实现同一列数据的同或累加/两行数据之间的逐位异或累加两种模式的切换，增加了本10T‑SRAM单元的利用率。

公开(公告)号：CN115967402A

公开(公告)日：2023-04-14

申请号：CN202211652658.1

申请日：2022-12-21

Applicant: 安徽大学

Inventor： 卢文娟 ,  王丽萍 ,  施琦 ,  包远鑫 ,  王志轩 ,  彭春雨 ,  吴秀龙 ,  蔺智挺

IPC: H03M1/12 ,  H03K5/24 ,  H03K17/687

Abstract: 本发明涉及一种ADC采样电路的开关连接方法及其电路与芯片。所述方法先采样后比较，采样阶段：DAC电路输出端通过采样控制信号控制的开关A1接参考电压VCM，并与比较器的正端相接，比较器的负端通过采样控制信号控制的开关A2连接DAC电路输出端，此时比较器正端电压值等于DAC电路输出端电压值、等于负端电压值，保证采样阶段输入到比较器正端和负端的电压值相等。比较阶段：比较器负端通过比较控制信号控制的开关B1连接参考电压VCM，与正端采集到的输入信号VIN进行比较。本发明保证了比较器的正端和负端的电压值在采样时始终相等，降低采样电路中的偏移误差且不会发生错误翻转现象，提高了采样电路的性能。

公开(公告)号：CN115954029A

公开(公告)日：2023-04-11

申请号：CN202310026356.1

申请日：2023-01-09

Applicant: 安徽大学

Inventor： 周永亮 ,  周子璇 ,  施琦 ,  杨震 ,  韦一鸣 ,  彭春雨 ,  吴秀龙

IPC: G11C11/419 ,  G11C11/02 ,  G11C7/18 ,  G11C8/14

Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及多比特运算模块，以及使用了该模块的存内计算电路结构。本发明的多比特运算模块通过计算位线负载电容的放电累加完成了多比特乘累加运算，分比特权重和分离全局位线的设计具有良好的计算并行度和稳定性，具有较高的推理精度，且与后续的量化单元模块配合获得量化输出，可支持深度神经网络中多比特MAC运算。