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公开(公告)号：CN102263609B
公开(公告)日：2014-03-05
申请号：CN201010192374.X
申请日：2010-05-31
Applicant: 国际商业机器公司
IPC: H04L1/00
CPC classification number: H03M13/333 , H03M13/09 , H03M13/2742 , H03M13/51 , H03M13/6561 , H04L1/0046 , H04L7/048
Abstract: 本发明公开了一种用于以太网前向纠错层接收的数据流的帧边界检测方法和设备，并公开了一种用于以太网前向纠错层接收的数据流的解码方法和系统。该帧边界检测设备可以包括：缓存器，用于对数据流中的数据进行缓存，所述缓存器的数据长度大于1帧；校正子生成器，用于基于第一数据项、第二数据项以及前一校正子的中间计算结果计算当前校正子，其中第一数据项是当前待测帧的最后一比特数据，第二数据项是所述当前待测帧的前一比特数据；以及比较器，用于使用当前校正子检测所述第一比特数据是否是一个以太网前向纠错层帧边界。该帧边界检测设备可以提高帧边界检测速度。
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公开(公告)号：CN101640065A
公开(公告)日：2010-02-03
申请号：CN200810128078.6
申请日：2008-07-29
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C11/406 , G06F13/1636 , G11C11/40603 , G11C11/40611
Abstract: 一种用于嵌入式DRAM的刷新控制器，被配置为接收外部存取信号，产生刷新使能信号(REFN)、刷新地址信号(CRA)和冲突信号，所述嵌入式DRAM包括多个存储库组，所述控制器包括：状态控制模块，根据刷新间隔和时钟周期产生刷新使能信号REFN和最后刷新信号last_ccr；刷新搜索模块，在所述多个存储库组中搜索至少一个该刷新间隔内待刷新的存储库组，并根据所述外部存取信号和搜索到的存储库组产生刷新地址信号CRA；记分板模块，根据所述刷新地址信号CRA和外部存取信号记录所述多个存储库组的每一个的状态；冲突探测模块，根据所述外部存取信号、最后刷新信号last_ccr和所述每个存储库的状态产生冲突信号。本发明还提供了相应的刷新控制方法。
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公开(公告)号：CN103166649B
公开(公告)日：2016-06-15
申请号：CN201110427968.9
申请日：2011-12-19
Applicant: 国际商业机器公司
IPC: H03M13/15
CPC classification number: H03M13/09 , H03M13/1595
Abstract: 提供了对循环码进行解码的方法、装置和解码器，其中解码的方法包括：接收传输的循环码；获得所述循环码的初始校正子；利用所述初始校正子和预先存储的连续w个移位操作算子，并行地分别获得循环码的宽度为w的窗口内连续w个移位校正子；以及基于所获得的各个校正子，确定循环码中的错误。解码的装置与上述方法对应。还提供了相应的解码器。根据本发明的方法、装置和解码器，能够并行处理一个窗口宽度内的循环码，从而提高解码效率。
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公开(公告)号：CN103166649A
公开(公告)日：2013-06-19
申请号：CN201110427968.9
申请日：2011-12-19
Applicant: 国际商业机器公司
IPC: H03M13/15
CPC classification number: H03M13/09 , H03M13/1595
Abstract: 本发明提供了对循环码进行解码的方法、装置和解码器，其中解码的方法包括：接收传输的循环码；获得所述循环码的初始校正子；利用所述初始校正子和预先存储的连续w个移位操作算子，并行地分别获得循环码的宽度为w的窗口内连续w个移位校正子；以及基于所获得的各个校正子，确定循环码中的错误。解码的装置与上述方法对应。还提供了相应的解码器。根据本发明的方法、装置和解码器，能够并行处理一个窗口宽度内的循环码，从而提高解码效率。
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公开(公告)号：CN101901127B
公开(公告)日：2012-07-25
申请号：CN200910142713.0
申请日：2009-05-31
Applicant: 国际商业机器公司
IPC: G06F7/72
CPC classification number: G06F7/724 , G06F2207/7209
Abstract: 本发明公开了一种迦罗华域乘法器，包括：乘法电路，用于输入两个具有m位的二进制乘数，输出其乘积，其中，所述乘法电路的输出包括高位输出与低位输出，m为2的整数次幂；存储器，用于存储根据选择的迦罗华域本原多项式计算出的迦罗华域乘法系数组；第一模块，用于将所述乘法电路的输出与所述存储器存储的迦罗华域乘法系数组进行运算，获得所述两个具有m位的二进制乘数的迦罗华域乘法的结果。该迦罗华域乘法器硬件面积小，响应时间小，通用性强。
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Patent Agency Ranking
公开(公告)号：CN101640065B
公开(公告)日：2012-07-04
申请号：CN200810128078.6
申请日：2008-07-29
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C11/406 , G06F13/1636 , G11C11/40603 , G11C11/40611
Abstract: 一种用于嵌入式DRAM的刷新控制器，被配置为接收外部存取信号，产生刷新使能信号(REFN)、刷新地址信号(CRA)和冲突信号，所述嵌入式DRAM包括多个存储库组，所述控制器包括：状态控制模块，根据刷新间隔和时钟周期产生刷新使能信号REFN和最后刷新信号last_ccr；刷新搜索模块，在所述多个存储库组中搜索至少一个该刷新间隔内待刷新的存储库组，并根据所述外部存取信号和搜索到的存储库组产生刷新地址信号CRA；记分板模块，根据所述刷新地址信号CRA和外部存取信号记录所述多个存储库组的每一个的状态；冲突探测模块，根据所述外部存取信号、最后刷新信号last_ccr和所述每个存储库的状态产生冲突信号。本发明还提供了相应的刷新控制方法。
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公开(公告)号：CN105447213A
公开(公告)日：2016-03-30
申请号：CN201410437455.X
申请日：2014-08-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F17/5022
Abstract: 本发明公开了用于对电路设计进行仿真的方法和设备。所述方法包括：识别电路设计中的至少一个时序逻辑元件到时序逻辑元件S2S块，其中所述S2S块包括至少一个输入端时序逻辑元件，至少一个输出端时序逻辑元件，和输入端时序逻辑元件与输出端时序逻辑元件之间的中间部分，并且其中所述中间部分包括至少一个组合逻辑元件；确定所述中间部分的逻辑特性和时序特性；和以具有所述逻辑特性和时序特性的功能性模块替换所述中间部分，生成简化的电路设计用于仿真。采用根据本发明实施例的技术方案，可以缩短仿真所需的时间。
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公开(公告)号：CN104951583A
公开(公告)日：2015-09-30
申请号：CN201410127820.7
申请日：2014-03-31
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G01R31/3177 , G06F17/5022
Abstract: 本发明公开了一种数字集成电路仿真方法和仿真器，方法包括：获得所述数字集成电路的电路图及该电路图中的检测节点；根据所述检测节点确定所述电路图中与两值和多值的仿真边界相关的节点以及该相关节点的状态；根据所述相关节点以及该相关节点的状态，确定所述电路图中两值和多值的仿真边界的边界位置及该边界位置的边界类型；在所述边界位置根据该边界位置的边界类型插入转换电路；以及对插入转换电路的电路图进行建模及仿真。该方法和仿真器在保证数字集成电路芯片功能的正确性的情况下，能够减少仿真时间和需要的存储资源。
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公开(公告)号：CN103700393A
公开(公告)日：2014-04-02
申请号：CN201210366774.7
申请日：2012-09-28
Applicant: 国际商业机器公司
IPC: G11C11/4063
CPC classification number: G11C11/406 , G11C11/40611
Abstract: 本发明公开了一种用于隐藏DRAM的刷新冲突的中间电路和方法。中间电路连接在工作于第一时钟CLK1的用户接口和工作于第二时钟CLK2的DRAM之间，并包括：第一控制电路，基于第二时钟产生命令输出使能信号CON，数据读取使能信号DRN和刷新使能信号REFN，其中信号CON具有的第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，信号REFN与信号CON状态相反，用于DRAM的刷新；命令缓冲器，存储从用户接口接收的存取命令，并响应于信号CON的第一状态将存储的存取命令输出到DRAM；数据缓冲器，响应于信号DRN的第一状态从DRAM读取数据，并将读取的数据输出到所述用户接口。利用本发明实施例的中间电路和方法，可以隐藏DRAM中的刷新冲突，从而在用户接口处将获得固定的存取延迟。
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公开(公告)号：CN101814922B
公开(公告)日：2013-06-19
申请号：CN200910007392.3
申请日：2009-02-23
Applicant: 国际商业机器公司
CPC classification number: H03M13/1575 , G06F11/10 , G11C2029/0411 , H03M13/152 , H03M13/1525 , H03M13/1565 , H03M13/17 , H03M13/3746
Abstract: 本发明提供一种基于BCH码的多位错纠错方法和装置。该方法包括：对要进行纠错的BCH码做如下循环操作：将该BCH码的每个码位依次向右移1位，右移后的BCH码不足的位用0填补；计算BCH码的与该移位相应的伴随值；基于与该移位相应的伴随值，确定在该移位下该BCH码中的第一错误数量；在上述第一错误数量不等于0的情况下：计算BCH码的与该移位相应的修改的伴随值，其中该修改的伴随值是BCH码在该移位下当前最右位变为相反值的情况下的伴随值；基于修改的伴随值，确定在该移位下该BCH码中的第二错误数量；以及根据第二错误数量是否比第一错误数量减少1，确定BCH码在该移位下当前的最右位是否包含错误。
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