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公开(公告)号：CN113903857A
公开(公告)日：2022-01-07
申请号：CN202111475179.2
申请日：2021-12-06
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
Abstract: 本发明实施例提供一种电容器、芯片及电容器的制备方法，该电容器包括：第一电极、层叠电介质及第二电极，所述层叠电介质位于所述第一电极和所述第二电极之间；所述层叠电介质包括两层以上电介质膜，相邻两层电介质膜的折射率不同，相邻两层电介质膜相接触的表面是非平坦的并且彼此配合。该电容器提高了各个电介质膜的表面平整度、降低了缺陷数量，而且提高了不同折射率电介质膜的耦合性，提升了层叠电介质的击穿电压和经时击穿性能，从而大幅度提高了电容器的电性能。
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公开(公告)号：CN113889537A
公开(公告)日：2022-01-04
申请号：CN202111482363.X
申请日：2021-12-07
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学
IPC: H01L29/78 , H01L21/336 , H01L21/762
Abstract: 本发明涉及半导体技术领域，提供一种半导体器件及其制作方法。所述半导体器件包括栅电极、源电极和漏电极，还包括：浅槽隔离结构，所述浅槽隔离结构包括第一隔离部和第二隔离部，所述第二隔离部与所述第一隔离部契合；所述第二隔离部用于阻碍所述半导体器件内寄生沟道的形成。本发明在浅槽隔离区域设置相契合的第一隔离部和第二隔离部，通过第二隔离部将寄生沟道延伸至浅槽隔离区域内，减缓或阻断寄生沟道内电荷的流动，减少因浅槽隔离区域陷阱电荷影响而导致的泄漏电流。
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公开(公告)号：CN112834890B
公开(公告)日：2021-11-30
申请号：CN202011598468.7
申请日：2020-12-29
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司 , 国网信息通信产业集团有限公司 , 北京大学
IPC: G01R31/26
Abstract: 本发明提供一种检测PMOS器件NBTI退化的电路，包括：第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，反相器链中的每个反相器包括至少一个被测PMOS器件；反相器链的输出端与第一D触发器的时钟输入端相连接；除反相器链的输出端以外的任一反相器的输出端与第二D触发器的时钟输入端相连接；第一D触发器的Q信号输出端和第二D触发器的Q信号输出端通过至少一个异或门与反相器链的输入端相连接。本发明提供的电路是将占空比的测量转化为环形振荡器振荡周期的测量电路，通过得到的环形振荡周期可以直接计算得到反相器链的占空比的方法，从而能直观评估PMOS器件的NBTI退化效应，检测的时效性高且方便快捷。
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公开(公告)号：CN112649699B
公开(公告)日：2021-08-10
申请号：CN202011455709.2
申请日：2020-12-10
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网信息通信产业集团有限公司 , 中国科学院微电子研究所
IPC: G01R31/08
Abstract: 本发明涉及芯片测试领域，提供一种确定器件故障点的测试方法及装置。所述确定器件故障点的测试方法包括：按时间顺序对器件的介质层施加恒定电压和脉冲电压；监测所述脉冲电压的变化情况，根据所述脉冲电压的变化情况确定所述器件的介质层是否被击穿；在确定所述器件的介质层被击穿这一时刻停止施加所述脉冲电压，根据所述介质层的击穿情况确定所述器件最早发生故障的故障点。本发明在器件介质层被击穿的最早时期，能够立即感知到电压的变化，并立即停止施加电压。此时器件介质层击穿损坏不严重，可根据损坏情况精确定位器件最早发生故障的故障点的位置，从而分析出导致失效的具体原因，促进设计改进和制造工艺改进。
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公开(公告)号：CN112834890A
公开(公告)日：2021-05-25
申请号：CN202011598468.7
申请日：2020-12-29
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司 , 国网信息通信产业集团有限公司 , 北京大学
IPC: G01R31/26
Abstract: 本发明提供一种检测PMOS器件NBTI退化的电路，包括：第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，反相器链中的每个反相器包括至少一个被测PMOS器件；反相器链的输出端与第一D触发器的时钟输入端相连接；除反相器链的输出端以外的任一反相器的输出端与第二D触发器的时钟输入端相连接；第一D触发器的Q信号输出端和第二D触发器的Q信号输出端通过至少一个异或门与反相器链的输入端相连接。本发明提供的电路是将占空比的测量转化为环形振荡器振荡周期的测量电路，通过得到的环形振荡周期可以直接计算得到反相器链的占空比的方法，从而能直观评估PMOS器件的NBTI退化效应，检测的时效性高且方便快捷。
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Patent Agency Ranking
公开(公告)号：CN112289852B
公开(公告)日：2021-05-11
申请号：CN202011471670.3
申请日：2020-12-15
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学 , 国家电网有限公司 , 国网山东省电力公司营销服务中心(计量中心)
Inventor： 赵东艳 , 王于波 , 陈燕宁 , 付振 , 刘芳 , 王立城 , 庞振江 , 彭业凌 , 张宏涛 , 任晨 , 张龙涛 , 马晓华 , 曹艳荣 , 赵扬 , 周芝梅 , 万勇 , 陈琳 , 杜艳
IPC: H01L29/10 , H01L29/78 , H01L21/336 , H01L21/762
Abstract: 本发明提供一种降低埋氧层泄漏电流的SOI器件结构和一种降低埋氧层泄漏电流的SOI器件结构的制作方法，所述SOI器件结构包括：衬底；形成于所述衬底上的埋氧层；以及形成于所述埋氧层上的有源区；所述有源区划分有栅区以及位于所述栅区两端的源区和漏区，所述栅区下方即所述源区和漏区之间形成有沟道；所述栅区为由二氧化硅层、高K介质层和多晶硅由下而上层叠形成的多晶硅栅极结构；所述源区和漏区上方为源极和漏极；所述栅区与所述源极和漏极之间的器件表面被SiN钝化层覆盖；所述埋氧层由表面向下形成有沟槽，所述沟槽的深度大于源电场及漏电场所能扩展的纵向距离。本发明在减小SOI器件结构的泄漏电流的同时提高了SOI器件结构的散热性能。
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公开(公告)号：CN112289852A
公开(公告)日：2021-01-29
申请号：CN202011471670.3
申请日：2020-12-15
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学 , 国家电网有限公司 , 国网山东省电力公司营销服务中心(计量中心)
Inventor： 赵东艳 , 王于波 , 陈燕宁 , 付振 , 刘芳 , 王立城 , 庞振江 , 彭业凌 , 张宏涛 , 任晨 , 张龙涛 , 马晓华 , 曹艳荣 , 赵扬 , 周芝梅 , 万勇 , 陈琳 , 杜艳
IPC: H01L29/10 , H01L29/78 , H01L21/336 , H01L21/762
Abstract: 本发明提供一种降低埋氧层泄漏电流的SOI器件结构和一种降低埋氧层泄漏电流的SOI器件结构的制作方法，所述SOI器件结构包括：衬底；形成于所述衬底上的埋氧层；以及形成于所述埋氧层上的有源区；所述有源区划分有栅区以及位于所述栅区两端的源区和漏区，所述栅区下方即所述源区和漏区之间形成有沟道；所述栅区为由二氧化硅层、高K介质层和多晶硅由下而上层叠形成的多晶硅栅极结构；所述源区和漏区上方为源极和漏极；所述栅区与所述源极和漏极之间的器件表面被SiN钝化层覆盖；所述埋氧层由表面向下形成有沟槽，所述沟槽的深度大于源电场及漏电场所能扩展的纵向距离。本发明在减小SOI器件结构的泄漏电流的同时提高了SOI器件结构的散热性能。
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公开(公告)号：CN112216745A
公开(公告)日：2021-01-12
申请号：CN202011433850.2
申请日：2020-12-10
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
IPC: H01L29/78 , H01L29/08 , H01L29/40 , H01L29/423 , H01L21/336
Abstract: 本发明提供一种高压非对称结构LDMOS器件及其制备方法。该LDMOS器件包括：漂移区和体区；漂移区的表面划分有第一区域和第二区域；体区的表面划分有第三区域和第四区域，第二区域和第四区域被第一栅介质层延伸覆盖；第一栅介质层的表面划分有第七区域，第七区域位于漂移区上方且被第二栅介质层覆盖；第二栅介质层的表面划分有第六区域和第五区域，第五区域以及第七区域以外的第一栅介质层被多晶硅栅延伸覆盖；漂移区的第一区域由表面向内形成有漏区；体区的第三区域由表面向内形成有源区，漏区深度大于源区深度。双层栅介质结构保障器件在高电压大电流条件下的工作可靠性。漏区结深大于源区结深，有效提升漏区对导电沟道的控制能力。
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公开(公告)号：CN110257912A
公开(公告)日：2019-09-20
申请号：CN201910644631.X
申请日：2019-07-17
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
Abstract: 本发明公开了一种具有原子级台阶结构的单晶钛酸锶衬底基片的制备方法。该制备方法包括：将未处理的钛酸锶衬底基片进行第一次超声波清洗；用氟化铵-氢氟酸缓冲液腐蚀第一次清洗后的钛酸锶衬底基片；将所得钛酸锶衬底基片在高温流动氧氛围下进行退火处理；将退火处理后的钛酸锶衬底基片进行第二次超声波清洗，得到具有原子级台阶结构的单晶钛酸锶衬底基片；以及将所得的具有原子级台阶结构的单晶钛酸锶衬底基片进行出片。该制备方法能够使得单晶钛酸锶衬底基片可定向性腐蚀出具有台阶结构的钛-氧结束面，且酸碱度适宜，表面呈现明显的台阶状，表面均方根粗糙度低，整个台阶表面并无腐蚀孔洞出现。
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公开(公告)号：CN113903857B
公开(公告)日：2023-03-24
申请号：CN202111475179.2
申请日：2021-12-06
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
Abstract: 本发明实施例提供一种电容器、芯片及电容器的制备方法，该电容器包括：第一电极、层叠电介质及第二电极，所述层叠电介质位于所述第一电极和所述第二电极之间；所述层叠电介质包括两层以上电介质膜，相邻两层电介质膜的折射率不同，相邻两层电介质膜相接触的表面是非平坦的并且彼此配合。该电容器提高了各个电介质膜的表面平整度、降低了缺陷数量，而且提高了不同折射率电介质膜的耦合性，提升了层叠电介质的击穿电压和经时击穿性能，从而大幅度提高了电容器的电性能。
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