公开(公告)号：CN104850692A

公开(公告)日：2015-08-19

申请号：CN201510229863.0

申请日：2015-05-07

Applicant: 中国科学院自动化研究所

Inventor： 肖偌舟 ,  张志伟 ,  王惠娟 ,  孙文钦 ,  丁光新 ,  任威丽

IPC: G06F17/50

Abstract: 本发明公开了一种用于芯片设计的智能布线系统设计方法，步骤为：1，提取画线工具所需的输入信息，形成初始信息文本；2，对初始信息文本进行解析，读取pin、I/O PAD信息；3，计算pin和I/O PAD对应关系，根据其位置关系和初始信息对其进行分组；4，对pin_name和I/O PAD_name进行匹配；5，芯片上下左右四个方向旋转至某一特定方向进行布线处理，对组内多个同名电源线问题采用启发式算法，先画靠近I/O PAD的线，保证可连通性，处理完成再将计算结果反旋转至其实际方向，完成布线；6，进行结果输出和检查。本发明实现了快速智能布线，大大降低人工工作量，提高设计效率，有效保证画线正确性及规整性。

公开(公告)号：CN103399725A

公开(公告)日：2013-11-20

申请号：CN201310343999.5

申请日：2013-08-08

Applicant: 中国科学院自动化研究所

Inventor： 林玻 ,  肖偌舟 ,  王东琳 ,  王惠娟 ,  张志伟

IPC: G06F7/535

Abstract: 本发明公开了一种不恢复余数的除法器，其包括：数据预处理模块，其用于对外部输入数据做预处理，并输出值数据运算模块；数据运算模块，其用于根据外部输入数据做不恢复余数除法中的加减迭代运算，得到部分余数结果和部分商结果，并在余数修正阶段与商修正阶段对所述部分余数结果和部分商结果进行修正，然后输出余数结果、修正后的余数结果、商结果和修整后的商结果；数据输出模块，其用于根据控制模块输出的控制信号选择余数结果与修正后的余数结果之一和商结果与修正后的商结果之一输出；控制模块，其用于输出控制信号，以控制其他模块进行相应的数据处理和数据输出。

公开(公告)号：CN104615808A

公开(公告)日：2015-05-13

申请号：CN201510025518.5

申请日：2015-01-19

Applicant: 中国科学院自动化研究所

Inventor： 肖偌舟 ,  王惠娟 ,  林玻 ,  刘檬 ,  张志伟

IPC: G06F17/50 ,  G06F11/36

Abstract: 本发明公开了一种待测试硬件运算部件的测试方法及参考模型装置。所述参考模型装置包括：指令译码模块，其用于对输入指令进行译码；特殊数据处理模块，其根据译码结果对特殊数据运算进行处理；正常数据处理模块，其根据译码结果，通过调用计算模块对正常数据运算进行处理；计算模块，其通过调用硬件平台资源执行相应地运算，并将运算结果返回给正常数据处理模块；流水控制模块，其用于实现流水级控制；输出模块，用于输出特殊数据处理模块、正常数据处理模块获得的结果。本发明深入研究运算部件的特点，巧妙地将System Verilog和C语言相结合，充分利用这两种语言的优点，快速高效的建立所需的参考模型。

公开(公告)号：CN103294446A

公开(公告)日：2013-09-11

申请号：CN201310176639.0

申请日：2013-05-14

Applicant: 中国科学院自动化研究所

Inventor： 肖偌舟 ,  林玻 ,  王东琳 ,  王惠娟 ,  张志伟

IPC: G06F7/57

Abstract: 本发明公开了一种定点乘累加装置，可以实现数字信号处理领域常用的多种运算，如乘法，累加，乘累加，支持资源复用，同一数据，假设位宽为4N，可将数据看成4个N位宽、2个2N位宽或1个4N位宽的数据，可以并行一次计算多个相同运算，如并行计算4个N位宽的乘法，运算的数据格式也可为实数、复数，整数、小数等多种形式。该定点乘累加装置十分灵活，对数字信号处理领域的算法有着较广的适用范围。