公开(公告)号：CN102082144A

公开(公告)日：2011-06-01

申请号：CN201010532715.3

申请日：2010-11-04

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 黄晓橹 ,  魏星 ,  程新红 ,  陈静 ,  张苗 ,  王曦

IPC: H01L27/02 ,  H01L27/12 ,  H01L29/739 ,  H01L29/06 ,  H01L21/84

CPC classification number: H01L27/1203 ,  H01L21/84 ,  H01L27/0255

Abstract: 本发明公开了一种SOI电路中的ESD保护结构及其制作方法，该结构包括SOI衬底以及位于SOI衬底上的栅控二极管ESD保护器件，其中，所述栅控二极管ESD保护器件包括：正极、负极、沟道、栅介质层和栅极；所述正极和负极分别位于沟道两端，所述栅介质层和栅极依次位于沟道之上；所述沟道由N型区和P型区组成，且所述N型区与P型区形成纵向的PN结结构。本发明通过离子注入形成纵向大面积PN结进行ESD设计，大大增加了PN结面积，提高了大电流释放能力，实现了与体硅ESD电路相媲美的集成度，改善了SOI电路中ESD的鲁棒性。其制造工艺成本低，与传统SOI电路完全兼容。

公开(公告)号：CN101997000A

公开(公告)日：2011-03-30

申请号：CN201010264004.2

申请日：2010-08-24

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 黄晓橹 ,  陈静 ,  张苗 ,  王曦

IPC: H01L27/108 ,  H01L21/8242

Abstract: 本发明公开了一种具有扩展型沟槽的DRAM结构及其制作方法，该结构包括NMOS晶体管和与其源极相连的沟槽电容器，该沟槽电容器包括半导体衬底、交替排列的N型SiGe层和N型Si层、沟槽、电介质层和多晶硅层，沟槽位于交替排列的N型SiGe层和N型Si层内，深入至半导体衬底，其侧壁剖面为梳齿形，交替排列的N型SiGe层和N型Si层作为沟槽电容器的下极板，电介质层位于沟槽内壁表面，多晶硅层填充于沟槽内作为沟槽电容器的上极板；在交替排列的N型SiGe层和N型Si层之上还制备有P型Si层，所述NMOS晶体管制作于该P型Si层上。本发明方法用掺杂和外延技术交替生长N型SiGe层和N型Si层并用选择性刻蚀制作出梳齿形的侧壁，改进了DRAM中深槽式电容器的结构，简化了制作工艺。

公开(公告)号：CN101997000B

公开(公告)日：2012-07-04

申请号：CN201010264004.2

申请日：2010-08-24

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 黄晓橹 ,  陈静 ,  张苗 ,  王曦

IPC: H01L27/108 ,  H01L21/8242

Abstract: 本发明公开了一种具有扩展型沟槽的DRAM结构及其制作方法，该结构包括NMOS晶体管和与其源极相连的沟槽电容器，该沟槽电容器包括半导体衬底、交替排列的N型SiGe层和N型Si层、沟槽、电介质层和多晶硅层，沟槽位于交替排列的N型SiGe层和N型Si层内，深入至半导体衬底，其侧壁剖面为梳齿形，交替排列的N型SiGe层和N型Si层作为沟槽电容器的下极板，电介质层位于沟槽内壁表面，多晶硅层填充于沟槽内作为沟槽电容器的上极板；在交替排列的N型SiGe层和N型Si层之上还制备有P型Si层，所述NMOS晶体管制作于该P型Si层上。本发明方法用掺杂和外延技术交替生长N型SiGe层和N型Si层并用选择性刻蚀制作出梳齿形的侧壁，改进了DRAM中深槽式电容器的结构，简化了制作工艺。