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公开(公告)号：CN102623484B
公开(公告)日：2014-09-17
申请号：CN201110033252.0
申请日：2011-01-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L21/822
Abstract: 一种相变存储器的选通二极管阵列及其制备方法，所述制备方法包括：在P型半导体衬底表面进行离子注入，退火生成重掺杂的N型半导体层；在重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽；在第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽；在第二沟槽内进行沉积以形成第二隔离层；在本征半导体层内进行离子注入以形成选通二极管；字线的宽度至少为选通二极管的宽度的一倍以上；形成位于字线之上的字线引出电极。相较于现有技术，本发明可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。
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公开(公告)号：CN102623484A
公开(公告)日：2012-08-01
申请号：CN201110033252.0
申请日：2011-01-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L21/822
Abstract: 一种相变存储器的选通二极管阵列及其制备方法，所述制备方法包括：在P型半导体衬底表面进行离子注入，退火生成重掺杂的N型半导体层；在重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽；在第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽；在第二沟槽内进行沉积以形成第二隔离层；在本征半导体层内进行离子注入以形成选通二极管；字线的宽度至少为选通二极管的宽度的一倍以上；形成位于字线之上的字线引出电极。相较于现有技术，本发明可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。
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公开(公告)号：CN101640251B
公开(公告)日：2012-06-13
申请号：CN200810200709.0
申请日：2008-09-27
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种相变存储器存储单元底电极结构的改进以及制作实施方法，所述的相变存储器存储单元包括顶电极1、顶电极的过渡层2，以及与顶电极的过渡层2和底电极6接触的相变材料层，其特征在于底电极上端呈探针式电极结构，探针式电极的针尖7深入相变材料层的内部。探针式电极的针尖呈等腰三角形。其制作实施方法为采用标准CMOS工艺制备绝缘介质中的钨底电极，然后采用湿法腐蚀绝缘介质层使钨底电极暴露，再用电化学腐蚀钨底电极使其形貌为探针状，得到探针式电极和等腰三角形针尖，使W电极的热量损失降低至19％。
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公开(公告)号：CN101976677A
公开(公告)日：2011-02-16
申请号：CN201010292303.7
申请日：2010-09-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L29/872 , H01L29/22 , H01L21/82
Abstract: 本发明公开了一种基于ZnO肖特基二极管的相变随机存储器阵列及其制作方法。其结构包括：半导体衬底；位于半导体衬底上的绝缘缓冲层；位于绝缘缓冲层上的多条字线；电连接于字线的多个ZnO肖特基二极管，分别位于每个ZnO肖特基二极管之上的第二导体层；分别位于每个第二导体层之上的相变存储层；电连接于相变存储层的多条位线，其中的ZnO肖特基二极管由第一导体层和n型ZnO多晶态薄膜组成。本发明采用由n型ZnO多晶态薄膜和金属层形成的ZnO肖特基二极管作为选通元件，使相变存储器具有更高的密度，更低的功耗和更高的性能，其制备方法采用原子层沉积n型ZnO多晶态薄膜的低温工艺，在成本上具有竞争力，更有望在三维堆栈相变存储器中得到广泛应用。
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公开(公告)号：CN106098721A
公开(公告)日：2016-11-09
申请号：CN201610692865.8
申请日：2016-08-19
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L27/2409 , H01L27/2463 , H01L45/16
Abstract: 本发明公开了一种三维1D1R相变存储器单元及其制备方法，属于微电子制造及存储器技术领域。该三维1D1R相变存储器单元包括：二极管层和绝缘层的周期性交替堆叠结构；光刻与刻蚀该堆叠结构所形成的深孔；在该深孔内壁及底部形成相变材料薄膜和顶电极薄膜；以及在该深孔内形成绝缘层，且绝缘介质层充满该深孔，其中，相变材料薄膜的电阻受所对应的二极管单元驱动控制。本发明基于二极管选通相变存储单元作为1D1R结构，采用可三维堆叠的二极管阵列制备方法，实现高集成密度、低工艺成本，能够有效抑制阵列结构中邻近电流串扰的三维可堆叠相变存储器阵列。本发明有效地解决了新一代高速、高密度、嵌入式海量存储的技术难题。
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Patent Agency Ranking
公开(公告)号：CN103325940B
公开(公告)日：2015-06-10
申请号：CN201310213980.9
申请日：2013-05-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种相变存储单元及其制造方法，本发明在不增加工艺复杂度的情况下，巧妙简单地在第一下电极与相变材料层之间形成具有真空孔洞的第二下电极，提高器件的加热效率促使恰好能够实现RESET操作的有效操作区域减小，不仅降低功耗，减低操作电流，尤其是减小多晶向非晶转化时的操作电流，还可以提高器件的热稳定性，其中，一方面减小器件操作对周围存储单元的串扰，提高器件密度，另一方面减小多晶向非晶转化造成成分偏析的程度，有效地提升器件良率和读写次数。从而，应用本发明相变存储单元的相变存储器具有低功耗、高密度和高热稳定性等特点，是一种可实现对信息的写入、擦除和读出功能的非易失性半导体存储器。
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公开(公告)号：CN103325940A
公开(公告)日：2013-09-25
申请号：CN201310213980.9
申请日：2013-05-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种相变存储单元及其制造方法，本发明在不增加工艺复杂度的情况下，巧妙简单地在第一下电极与相变材料层之间形成具有真空孔洞的第二下电极，提高器件的加热效率促使恰好能够实现RESET操作的有效操作区域减小，不仅降低功耗，减低操作电流，尤其是减小多晶向非晶转化时的操作电流，还可以提高器件的热稳定性，其中，一方面减小器件操作对周围存储单元的串扰，提高器件密度，另一方面减小多晶向非晶转化造成成分偏析的程度，有效地提升器件良率和读写次数。从而，应用本发明相变存储单元的相变存储器具有低功耗、高密度和高热稳定性等特点，是一种可实现对信息的写入、擦除和读出功能的非易失性半导体存储器。
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公开(公告)号：CN101789491B
公开(公告)日：2012-05-09
申请号：CN201010106878.5
申请日：2010-02-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00 , H01L21/822
Abstract: 本发明涉及相变存储单元结构，该结构包括一对共面的、分开的电极；以及所述共面的电极之间的相变材料层，该相变材料层两端分别与电极接触，形成接触部，所述相变材料层的中间部分的厚度大于接触部的厚度。采用本发明的相变存储器采用三维结构，外围电路全部埋置于相变存储阵列下面，使得外围电路面积不会影响整个芯片的面积，相变存储器阵列位于外围电路的上方，布满整个芯片，最大程度利用了芯片的面积，提高器件密度。器件结构采用横向结构，比起纵向结构，在实现同样的结构图形的情况下，简化工艺。器件中相变材料在电极处分布薄，在中心区域分布厚，可以保证电极和相变材料接触面积小的同时，进一步提高电流密度，降低功耗。
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公开(公告)号：CN101789491A
公开(公告)日：2010-07-28
申请号：CN201010106878.5
申请日：2010-02-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00 , H01L21/822
Abstract: 本发明涉及相变存储单元结构，该结构包括一对共面的、分开的电极；以及所述共面的电极之间的相变材料层，该相变材料层两端分别与电极接触，形成接触部，所述相变材料层的中间部分的厚度大于接触部的厚度。采用本发明的相变存储器采用三维结构，外围电路全部埋置于相变存储阵列下面，使得外围电路面积不会影响整个芯片的面积，相变存储器阵列位于外围电路的上方，布满整个芯片，最大程度利用了芯片的面积，提高器件密度。器件结构采用横向结构，比起纵向结构，在实现同样的结构图形的情况下，简化工艺。器件中相变材料在电极处分布薄，在中心区域分布厚，可以保证电极和相变材料接触面积小的同时，进一步提高电流密度，降低功耗。
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公开(公告)号：CN101640251A
公开(公告)日：2010-02-03
申请号：CN200810200709.0
申请日：2008-09-27
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种相变存储器存储单元底电极结构的改进以及制作实施方法，所述的相变存储器存储单元包括顶电极1、顶电极的过渡层2，以及与顶电极的过渡层2和底电极6接触的相变材料层，其特征在于底电极上端呈探针式电极结构，探针式电极的针尖7深入相变材料层的内部。探针式电极的针尖呈等腰三角形。其制作实施方法为采用标准CMOS工艺制备绝缘介质中的钨底电极，然后采用湿法腐蚀绝缘介质层使钨底电极暴露，再用电化学腐蚀钨底电极使其形貌为探针状，得到探针式电极和等腰三角形针尖，使W电极的热量损失降低至19％。
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