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公开(公告)号：CN109726162B
公开(公告)日：2022-03-18
申请号：CN201910151248.0
申请日：2019-02-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种自适应并行时钟序列检测装置及方法，装置包括时钟序列，并行连接第一选通器和第二选通器，第一选通器连接PCIe时钟序列检测单元，第二选通器连接RapidIO时钟序列检测单元，PCIe时钟序列检测单元一方面连接第三选通器，另一方面连接第一逻辑电路，第一逻辑电路一方面通过第二反相器连接RapidIO时钟序列检测单元，另一方面连接第二选通器；RapidIO时钟序列检测单元一方面连接第三选通器，另一方面连接第二逻辑电路，第二逻辑电路一方面通过第一反相器连接PCIe时钟序列检测单元，另一方面连接第一选通器。本发明可以兼容检测RapidIO、PCIe协议时钟补偿序列，提高硬件结构可重用性。
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公开(公告)号：CN109086160B
公开(公告)日：2021-11-05
申请号：CN201810800203.7
申请日：2018-07-18
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F11/10
Abstract: 本发明提供了一种表项校验装置，包括：提取模块、动态调度模块、校验模块和结果分析模块，提取模块用于将提取到的校验数据中的待校验表项和N个原始校验码发送给校验模块；动态调度模块用于根据策略信息向校验模块发送N种校验电路序号；校验模块用于利用与每个校验电路序号所对应的校验电路，对待校验表项分别进行校验，将待校验表项、N个原始校验码和计算得到的N个计算校验码发送给结果分析模块；结果分析模块用于判断数据校验是否成功，若存在校验成功的数据，则发送与校验失败的计算校验码对应的失败校验电路序号给动态调度模块，缓解现有技术中的表项校验结果的准确性低的问题，达到了提高表项校验结果准确性的技术效果。
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公开(公告)号：CN109286471B
公开(公告)日：2021-01-22
申请号：CN201811162441.6
申请日：2018-09-30
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: H04L1/00
Abstract: 本发明属于数据通信技术领域，特别涉及一种面向SRIO控制器的CRC校验方法及装置，将指定位宽的输入数据通过补零逻辑模块进行补零操作得到补零后的数据，根据CRC计算控制状态机的状态值得到选择模块的数据，将补零后的数据与选择模块的数据通过CRC计算模块进行CRC计算得到中间CRC计算结果，将中间CRC计算结果通过CRC输出锁存器得到锁存数据，将锁存数据输出，同时将锁存数据输入给选择模块，与再次接收的输入数据重新进行CRC计算，当输入数据接收完毕时，得到CRC输出锁存器输出的最终CRC计算结果，若最终CRC计算结果为0，则接收的输入数据是正确的。本发明减少了相关计算逻辑、延迟以及硬件面积，实现了SRIO控制器接收端快速的CRC计算和校验。
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公开(公告)号：CN108768720A
公开(公告)日：2018-11-06
申请号：CN201810512944.5
申请日：2018-05-24
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H04L12/24 , H04L12/741
CPC classification number: H04L41/0803 , H04L45/54
Abstract: 本发明提供了一种路由表信息配置系统和方法，涉及信息配置的技术领域，该系统包括：常规信息配置模块，广播配置模块和单端口配置模块；常规信息配置模块用于对常规路由表进行配置，其中，常规路由表中包括以下信息：目标默认端口的选择信息，RapidIO域信息和组播掩码信息；广播配置模块用于对广播路由表进行配置；单端口配置模块用于对单端口路由表进行配置，其中，单端口路由表中包括以下信息：单端口设备表信息和单端口域表信息。本发明解决了现有技术中由于一次只对一个寄存器的路由表信息进行配置和管理，导致的寄存器路由表信息配置效率低的技术问题，本发明达到了能够一次对多个寄存器进行配置和管理，提高寄存器信息配置效率的技术效果。
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公开(公告)号：CN108667566A
公开(公告)日：2018-10-16
申请号：CN201810377346.1
申请日：2018-04-24
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H04L1/00 , H04L12/851
Abstract: 本发明提供了一种TCP流数据匹配装置，包括：主逻辑模块和多个副逻辑模块；主逻辑模块用于提取第一TCP流数据中的第一CRC校验码，并获取提取第一CRC校验码时刻的提取时间戳，将第一CRC校验码和提取时间戳合并，得到基准数据；每个副逻辑模块用于提取多个第二TCP流数据中的第二CRC校验码，并获取存储第二CRC校验码时刻的存储时间戳，将第二CRC校验码和存储时间戳合并，得到多个副基准数据，若在多个副基准数据中查找到第二CRC校验码和基准数据的第一CRC校验码匹配且存储时间戳和提取时间戳之间的差值小于时间窗口的副基准数据，输出基准数据和副基准数据，缓解现有技术中的流匹配输出结果准确性低的问题，达到了提高流匹配输出结果准确性的技术效果。
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Patent Agency Ranking
公开(公告)号：CN108234476A
公开(公告)日：2018-06-29
申请号：CN201711467565.0
申请日：2017-12-29
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 崔超 , 魏帅 , 肖峰 , 刘勤让 , 朱珂 , 沈剑良 , 宋克 , 吕平 , 于洪 , 张文建 , 姜海斌 , 任阔 , 张明伟 , 苏野 , 闻亮 , 常超 , 王轩 , 赵玉林
IPC: H04L29/06 , H04L12/939
Abstract: 本发明提供了一种交换芯片的事件监听方法和监听系统，属于通信技术领域。其中，交换芯片的事件监听方法包括：当事件接收模块接收到来自交换芯片的事件报文时，通过中断处理模块发送semphore信号量至事件处理模块，以使事件处理模块处理事件报文。本发明提供的交换芯片的事件监听方法和监听系统，可以实时监听到交换芯片上报的事件报文，并且可以通过事件处理模块自动解析事件报文、存储事件信息、显示事件信息，提高了事件监听系统的实时性和自动化程度。同时，该方法无需网络主控设备的CPU定时轮询事件报文的存储空间，很大程度得节约了网络主控设备CPU的资源，有利于网络主控设备的CPU更高效、更稳定的维护RapidIO网络。
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公开(公告)号：CN108965300B
公开(公告)日：2021-06-18
申请号：CN201810806999.7
申请日：2018-07-21
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
Abstract: 本发明属于数据包生成技术领域，特别是涉及一种数据包生成方法、装置及计算机可读存储介质，该方法包括：接收待生成数据包包头内各个关键字段所在的目标字节的目标值、掩码和任意相邻的两个所述目标字节之间的间隔值；针对每个所述目标字节，将所述目标值添加到所述目标字节中与所述掩码中第一预设值对应的比特位上，将所述目标字节中与所述掩码中第二预设值对应的比特位上添加第二预设值补位，得到目标字节值；根据多个所述目标字节值及根据所述间隔值确定的补位字符串生成与所述目标协议类型对应的包头内容；将所述包头内容和预设的数据字段进行封装，得到所述待生成数据包。本发明能够提高数据包生成过程效率。
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公开(公告)号：CN109067737B
公开(公告)日：2020-12-15
申请号：CN201810848636.X
申请日：2018-07-28
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: H04L29/06
Abstract: 本发明涉及网络空间安全防护技术领域。本发明公开一种输出非同步保序条件下的拟态判决装置，包括写入控制器、存储器和判决器；所述写入控制器用于接收异构功能等价体的处理结果数据，根据处理结果数据得到存储器对应的存储地址，并将处理结果数据存储到对应的存储地址中；所述存储器用于暂存异构功能等价体的处理结果数据；所述判决器用于读取存储器里的处理结果数据，并进行判决输出。本发明还公开一种输出非同步保序条件下的拟态判决方法。本发明使得乱序到达的数据也能够方便地完成比对和判决。
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公开(公告)号：CN110536541A
公开(公告)日：2019-12-03
申请号：CN201910784114.2
申请日：2019-08-23
Applicant: 天津市滨海新区信息技术创新中心 , 国家数字交换系统工程技术研究中心
IPC: H05K1/02
Abstract: 本发明提出一种减小stub影响的PCB设计方法，该设计方法用于减小由逻辑分析器件造成的stub，利用逻辑分析器件引脚焊盘中的盘中孔连通高速数字信号链路。相应的提出一种减小stub影响的PCB结构，包括逻辑分析器件和两个信号收发器件，第一信号收发器件的第一差分信号线、第二信号收发器件的第二差分信号线均与逻辑分析器件引脚的焊盘相连。其中，逻辑分析器件引脚的焊盘处设有盘中孔。所述PCB结构上设有过孔，第一差分信号线与过孔相连，第二差分信号线与盘中孔相连，过孔和盘中孔之间通过第三差分信号线相连。过孔处设有过孔背钻孔，盘中孔处设有盘中孔背钻孔。
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公开(公告)号：CN110430146A
公开(公告)日：2019-11-08
申请号：CN201910561887.4
申请日：2019-06-26
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H04L12/951 , H04L12/861 , H04L12/935
Abstract: 本发明提出一种基于CrossBar交换的信元重组方法及交换结构，在信元重组过程中加入一种重组加速的机制，在占用缓存到达一定水位时，临时进入重组加速状态；这是一种缓存容量与调度均衡妥协折中的处理方式；本发明可以降低包重组对于缓存的容量需求，保证典型场景下的调度场景下的调度均衡性。
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