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公开(公告)号：CN105634567B
公开(公告)日：2018-09-07
申请号：CN201510971354.5
申请日：2015-12-21
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H04B7/0413 , G06F15/78
Abstract: 本发明公开了一种面向MIMO检测系统的可重构计算单元微结构及配置机制，相比于传统的计算单元微结构具有更高效的流水结构和更灵活的配置机制。整个计算单元微结构由多级流水级构成，每级流水级中的每个基本操作单元都有对应的配置位。通过精细化的配置控制每级流水级，实现多种不同的运算功能，既提高了系统吞吐率又具有很强的灵活性。
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公开(公告)号：CN105653474B
公开(公告)日：2018-11-06
申请号：CN201511017968.6
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0877 , G06F12/0897
Abstract: 本发明公开了一种面向粗粒度动态可重构处理器的配置缓存控制器，由配置缓存控制逻辑、配置缓存分级表、配置缓存存储器、配置缓存查找表、配置缓存接口、配置缓存解析器和配置缓存控制逻辑组成；上述各组成部分协同工作，实现对配置单元的预取与更新，利用本发明可有效减少可重构阵列读取配置信息所需的时间，提升粗粒度动态可重构系统的性能。
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公开(公告)号：CN106021128B
公开(公告)日：2018-10-30
申请号：CN201610374345.2
申请日：2016-05-31
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0862
Abstract: 本发明公开了一种基于步幅和数据相关性的数据预取器及其预取方法，所述预取器包括步幅预取表、历史数据表、数据队列；所述预取方法通过步幅预取表和历史数据表对二级缓存未命中进行检测，判断是否进入预取状态，相应的在数据队列中添加预取请求，并对向外存访问接口发出预取信号进行预取。所述预取器及其预取方法在步幅预取方案的基础上增加关联性预取的技术特点，减少步幅预取方案的训练过程，从而提高步幅预取方案的预取覆盖率，实现性能提升并且节省了大量存储空间。
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公开(公告)号：CN105790808A
公开(公告)日：2016-07-20
申请号：CN201610099729.8
申请日：2016-02-23
Applicant: 东南大学—无锡集成电路技术研究所
CPC classification number: H04B7/0413 , H04L25/024
Abstract: 本发明提供一种面向MIMO检测的可重构阵列架构，应用于可重构处理器系统中。可重构阵列架构包含通用可重构阵列、特殊可重构阵列及共享存储体。相较于传统的可重构阵列计算架构，本文的架构可以实现多种矩阵运算及多种K值下的完整K?best算法，通过组合异构的可重构阵列，通过灵活的共享存储方式，完成高效的MIMO检测计算。
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公开(公告)号：CN105656491A
公开(公告)日：2016-06-08
申请号：CN201511015976.7
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H03M13/11
CPC classification number: H03M13/116
Abstract: 本发明公开了一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器及译码方法，译码器包括主控制器、主体译码运算器、数据存储单元和数据传输通路；主控制器用于接收译码请求，并提取译码率信息；主体译码运算器包括可配置计算单元阵列、阵列配置控制逻辑单元和配置存储单元，配置存储单用于译码率及对应的存储配置信息，阵列配置控制逻辑单元用于读取并解析配置信息，可配置计算单元阵列根据解析的配置信息进行重构配置以实现对应译码率的译码。本发明可以通过阵列配置控制逻辑单元对具有多功能的可配置计算单元阵列进行功能配置，从而完成不同译码环境下的不同计算需求。
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Patent Agency Ranking
公开(公告)号：CN107229598B
公开(公告)日：2021-02-26
申请号：CN201710266364.8
申请日：2017-04-21
Applicant: 东南大学
Abstract: 本发明公开了一种面向卷积神经网络的低功耗电压可调卷积运算模块，包括数据传输单元、电压可调缓存单元、卷积运算模块三部分。对于卷积神经网络，卷积运算占据整体运算量的一半以上，而卷积计算时图像数据矩阵中数据会被同一卷积核读取多次，且存在多个卷积核对这些数据进行同时访问的情况，使数据重用频次进一步提高。由于数据矩阵中的数据重用频次存在较大差异，将重用频次相同或相近的数据存放在一起，根据缓存中数据重用频次的分布调节存储模块电压，可以降低卷积神经网络加速器的整体功耗。本发明提出的低功耗电压可调卷积运算模块可以根据不同重用次数，进行不同缓存区域的电压调节，用以完成不同规模及步长情况下的卷积运算。
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公开(公告)号：CN105718421B
公开(公告)日：2019-03-01
申请号：CN201610047593.6
申请日：2016-01-25
Applicant: 东南大学
IPC: G06F15/78
Abstract: 本申请提供了一种面向多个粗粒度动态可重构阵列的数据缓存更新系统，基于传统的多阵列可重构系统，增加了一个片上更新仲裁模块。该模块与片上数据缓存模块耦合，包括四个分别与片上初始操作数寄存器、片上初始常数寄存器、阵列中间数据存储器和输出寄存器紧耦合的自衰减更新仲裁控制器，用于对片上初始数据、阵列计算中间数据以及输出数据的生命值进行判决，一旦有数据生命终止，就向相应的缓存单元发出数据更新请求。本发明基于对片上数据生命周期进行统一管理，提供了一种片上缓存单元动态复用的实现方法，提高了大规模可重构阵列的存储利用率（其中每个数据的生命周期由软件运行得到，存放在外存中）。
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公开(公告)号：CN105790809B
公开(公告)日：2018-08-21
申请号：CN201610101435.4
申请日：2016-02-24
Applicant: 东南大学
IPC: H04B7/0413 , H04L25/02
Abstract: 本发明公开了一种面向MIMO信道检测系统中粗粒度可重构阵列及路由结构，系统由14个粗粒度可重构计算域组成，每个粗粒度可重构计算域包括：多层次高效路由结构，多模式可重构计算阵列结构和多功能加速模块；多模式可重构计算阵列结构由8*2个可配置计算单元微结构组成，多功能加速模块由除法加速块和排序加速块组成；除法加速块用于LU分解中消元系数的求解，而排序加速块用于K‑best算法中对每个部分欧几里得距离的排序；可配置计算单元微结构是组成多模式可重构计算阵列结构的最小单元。本发明既可以满足基带信号处理中多种算法之间切换的灵活性，同时又能满足在大规模移动通信中更高的数据吞吐率、更多天线数的需求。
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公开(公告)号：CN112732224B
公开(公告)日：2024-01-05
申请号：CN202110034058.8
申请日：2021-01-12
Applicant: 东南大学
Abstract: 本发明公开了一种面向卷积神经网络的可重构近似张量乘加单元，该单元输入一组基于n×n卷积核的16bit输入与8bit权重，并最终输出一个乘加结果。重构后的部分积阵列规模为n×n×17，其中n×n为行数，17为列数。经过扩展符号位后相加得到一个输出，每个部分积阵列得到的输出经过移位，排列后形成新的部分积矩阵，该部分积矩阵累加后的输出即为乘加单元最终的输出结果。优化卷积操作中大量的乘加运算，并实现低功耗、高速度地完成计算任务。
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公开(公告)号：CN112865804A
公开(公告)日：2021-05-28
申请号：CN202110034136.4
申请日：2021-01-12
Applicant: 东南大学
IPC: H03M7/30
Abstract: 本发明公开了一种三值神经网络稀疏性权重的压缩计算单元，涉及神经网络硬件加速领域，包括依次连接的权重近似处理单元、哈夫曼编码单元、权重整合单元、序列检测译码模块和计算优化配置模块；本发明的近似压缩计算单元，通过对权重进行近似处理获得更高的稀疏性，通过对网络中大量重复出现的权重进行压缩编码，通过卷积计算结果的复用以及针对三值神经网络近似计算降低计算工作量，从而减少系统整体面积与功耗。
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