公开(公告)号：CN1313931C

公开(公告)日：2007-05-02

申请号：CN200410071656.9

申请日：2004-07-21

Applicant: 三洋电机株式会社

Inventor： 铃木贵之 ,  山川尚哉

IPC: G06F11/28

CPC classification number: G06F11/366 ,  G06F11/3648

Abstract: 本发明提供一种谋求提高软件调试效率的程序处理装置。在控制LSI(12)中，将执行程序的CPU核心(21)以及CPU核心(21)访问存储器空间时使用的内部总线(27)集成在同一半导体基板上。另外，具备监视内部总线(27)并监控程序内的预先指定过的变量的状态的变量中断电路(22)。该变量中断电路(22)对应于所监控的变量的状态分别暂时停止CPU核心(21)的动作。

公开(公告)号：CN1288658C

公开(公告)日：2006-12-06

申请号：CN03107290.9

申请日：2003-03-21

Applicant: 三洋电机株式会社

Inventor： 渡边智文 ,  铃木贵之

IPC: G11B20/18 ,  G06F13/00

CPC classification number: G11B20/1833

Abstract: 本发明提供一种对串行输入的数字数据，附加检错码以及纠错码的编码化数据处理装置，其特征是：对串行输入的数字数据，附加检错码和纠错码的处理；数字数据以确定的字节数构成数据块单位，算出检错码、纠错码；由控制程序控制各电路动作；保存控制程序的同时，在控制电路启动时，串行地读出控制程序供给控制电路的第1外部存储器；共同保存数字数据、检错码和纠错码的第2外部存储器；接收从第1外部存储器串行读出的控制程序，对第2外部存储器并行提供数据的串/并行转换电路。它具有可减少芯片引脚数量，减小芯片面积的优点。

公开(公告)号：CN1288547C

公开(公告)日：2006-12-06

申请号：CN200410063858.9

申请日：2004-07-13

Applicant: 三洋电机株式会社

Inventor： 铃木贵之

IPC: G06F9/06 ,  G06F3/06

CPC classification number: G06F3/0658 ,  G06F3/0605 ,  G06F3/0626 ,  G06F3/0632 ,  G06F3/0674

Abstract: 一种控制装置及数据写入方法，ATA寄存器(22a)与主计算机(30)连接。ATAPI寄存器(22b)由主计算机向ATA寄存器(22a)发送指令代码(A0h)的指令，从而通过ATA寄存器(22a)，发送由主计算机发送的数据。译码器(23)，与ATAPI寄存器(22b)连接，通过ATA寄存器(22a)，对ATAPI寄存器(22b)发送特殊指令，将发送的数据(指令及微机控制用软件)译码后，生成旨在向闪光ROM(12)写入数据(微机控制用软件)的地址及数据。从而提供能够一面抑制电路面积的增大及制造成本的增大，一面采用现时方式向存储器写入控制电路的动作程序的控制装置及数据写入方法。

公开(公告)号：CN1577255A

公开(公告)日：2005-02-09

申请号：CN200410045867.5

申请日：2004-05-25

Applicant: 三洋电机株式会社

Inventor： 铃木贵之

IPC: G06F9/06

CPC classification number: G06F3/0658 ,  G06F3/0605 ,  G06F3/0626 ,  G06F3/0632 ,  G06F3/0674 ,  G11C16/102

Abstract: 本发明提供一种既可以抑制电路面积的增大及制造成本的增加，又可以将控制电路的动作程序写入存储器内的控制装置及数据写入方法。ATA寄存器(22a)连接主计算机30。闪速ROM的访问寄存器(25)连接ATA寄存器(22a)，通过从主计算机向ATA寄存器(22a)传送命令码(80h)的特殊命令，从而经由ATA寄存器(22a)传送从主计算机传送来的数据(命令以及微机控制软件)。译码器(23)将传送到访问寄存器(25)的数据进行译码，并生成用于向闪速ROM(12)写入的微机控制软件的格式、地址以及数据。

公开(公告)号：CN1453786A

公开(公告)日：2003-11-05

申请号：CN03107290.9

申请日：2003-03-21

Applicant: 三洋电机株式会社

Inventor： 渡边智文 ,  铃木贵之

IPC: G11B20/18 ,  G06F13/00

CPC classification number: G11B20/1833

Abstract: 本发明提供一种对顺序输入的数字数据，附加检错码以及纠错码的符号化数据处理装置，其特征是：对顺序输入的数字数据，附加检错码和纠错码的处理；数字数据以确定的字节数构成数据块单位，算出检错码、纠错码；由控制程序控制各电路动作；保存控制程序的同时，在控制电路启动时，顺序地读出控制程序供给控制电路的第一外部存储器；共同保存数字数据、检错码和纠错码的第二外部存储器；接收从第一外部存储器顺序读出的控制程序，对第二外部存储器并行提供数据的串/并行转换电路。它具有可减少芯片引脚数量，减小芯片面积的优点。