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公开(公告)号：CN100474456C
公开(公告)日：2009-04-01
申请号：CN200410031231.5
申请日：2004-03-26
Applicant: 三星电子株式会社
IPC: G11C29/00
CPC classification number: H03K5/1565
Abstract: 提供包含忙闲度检测器电路的忙闲度校正电路，该忙闲度检测器电路被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值。还提供了比较器电路，比较第一控制值与第二控制值并提供比较结果。计数器响应比较结果进行加法和/或减法运算以提供数字码。数/模转换器响应该数字码产生第三和第四控制值。最后，忙闲度校正器接收第一和第二外部时钟信号及第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号。经第一路径接收第一和第二控制值，经与该第一路径分离的第二路径接收第三和第四控制值。还提供了操作该忙闲度校正电路的相关方法。
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公开(公告)号：CN1599247A
公开(公告)日：2005-03-23
申请号：CN200410075122.3
申请日：2004-08-31
Applicant: 三星电子株式会社
Inventor： 金圭现
IPC: H03K3/037 , G11C11/4076
CPC classification number: H03K3/0315 , H03K3/012 , H03K3/0322
Abstract: 本发明提供了一种环形振荡器，该环形振荡器具有形成第一回路的第一逻辑电路。该环形振荡器还具有形成第二回路的第二逻辑电路，从而相位插入发生在该第一和该第二回路公共的结点处。该相位插入导致具有高频率的输出信号。
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公开(公告)号：CN1542861A
公开(公告)日：2004-11-03
申请号：CN200410031231.5
申请日：2004-03-26
Applicant: 三星电子株式会社
IPC: G11C29/00
CPC classification number: H03K5/1565
Abstract: 提供包含忙闲度检测器电路的忙闲度校正电路，该忙闲度检测器电路被结构成产生分别与第一内部时钟信号和第二内部时钟信号相关的第一和第二控制值。还提供了比较器电路，比较第一控制值与第二控制值并提供比较结果。计数器响应比较结果进行加法和/或减法运算以提供数字码。数/模转换器响应该数字码产生第三和第四控制值。最后，忙闲度校正器接收第一和第二外部时钟信号及第一至第四控制值并产生具有校正忙闲度的第一和第二内部时钟信号。经第一路径接收第一和第二控制值，经与该第一路径分离的第二路径接收第三和第四控制值。还提供了操作该忙闲度校正电路的相关方法。
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公开(公告)号：CN1487669A
公开(公告)日：2004-04-07
申请号：CN03127721.7
申请日：2003-08-08
Applicant: 三星电子株式会社
CPC classification number: H03L7/0814 , H03K5/13 , H03K5/1565 , H03L7/089
Abstract: 一种具有占空比修正器(DCC)的延时锁定环(DLL)电路，该电路具有较宽的占空比修正范围，只消耗少量功率，基本没有对工作频率的限制，并且能够改善存储器件的特性。该延时锁定环电路包含一个用于占空比修正的附加环路和多个用于控制输出信号的上升沿和下降沿的环路。因此，该延时锁定环电路能够在不使用混相器的情况下，内部修正占空比。
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Patent Agency Ranking
公开(公告)号：CN1622220B
公开(公告)日：2011-05-11
申请号：CN200410097418.5
申请日：2004-11-29
Applicant: 三星电子株式会社
IPC: G11C11/4093 , G11C7/10
CPC classification number: H03K19/003
Abstract: 本发明提供了一种在半导体器件加电操作期间检测输入信号的输入缓冲器以及包括该输入缓冲器的半导体器件。该输入缓冲器包括输出节点、第一缓冲器以及第二缓冲器。第一缓冲器可以在参考电压信号的电压电平等于预定电压电平时，控制输出节点的电压电平。第二缓冲器可以在参考电压信号的电压电平低于预定电压电平时，响应输入信号控制输出节点的电压电平。
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公开(公告)号：CN1992067B
公开(公告)日：2010-05-19
申请号：CN200610171855.6
申请日：2006-12-11
Applicant: 三星电子株式会社
Abstract: 一种存储系统，具有第一和第二主存储器以及分别耦合到第一和第二主存储器的第一和第二辅助存储器，所述耦合包括至少一个点对点连接。一个存储器模块包括该第一和第二主存储器以及第一和第二辅助存储器中的至少两个。第一连接元件例如连接器或焊料，将存储器模块连接到到一个母板。第二连接元件例如连接器或焊料，将第一和第二主存储器和第一和第二辅助存储器中的另外一个连接到该母板。第一存储器模块上的存储器中的至少一个被耦合到其余的存储器中的至少另外一个上。该存储系统还包括一个存储控制器，该存储控制器通过点对两点链接连接到主存储器。
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公开(公告)号：CN1885721B
公开(公告)日：2010-05-12
申请号：CN200610094589.1
申请日：2006-06-21
Applicant: 三星电子株式会社
CPC classification number: H03L7/0995 , H03K3/0315 , H03K5/133 , H03L7/089 , H03L7/0891 , H03L7/093
Abstract: 一种锁相环电路和锁定相位的方法。该锁相环电路可以包括：相位检测器，其接收外部时钟信号和反馈时钟信号，并且当外部时钟信号的相位领先于反馈时钟信号的相位时输出上升信号，而当外部时钟信号的相位落后于反馈时钟信号的相位时输出下降信号；环路滤波器电路，其响应于该上升信号提高控制电压，并且响应于该下降信号而降低控制电压；以及压控振荡器，其接收控制电压，并且直接产生至少n(其中n是大于等于4的整数)个内部时钟信号。该锁相环电路还可以包括压控振荡器电路，压控振荡器电路包括至少四个环路，接收控制电压，并且产生多个内部时钟信号。
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公开(公告)号：CN1992067A
公开(公告)日：2007-07-04
申请号：CN200610171855.6
申请日：2006-12-11
Applicant: 三星电子株式会社
Abstract: 一种存储系统，具有第一和第二主存储器以及分别耦合到第一和第二主存储器的第一和第二辅助存储器，所述耦合包括至少一个点对点连接。一个存储器模块包括该第一和第二主存储器以及第一和第二辅助存储器中的至少两个。第一连接元件例如连接器或焊料，将存储器模块连接到到一个母板。第二连接元件例如连接器或焊料，将第一和第二主存储器和第一和第二辅助存储器中的另外一个连接到该母板。第一存储器模块上的存储器中的至少一个被耦合到其余的存储器中的至少另外一个上。该存储系统还包括一个存储控制器，该存储控制器通过点对两点链接连接到主存储器。
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公开(公告)号：CN1892890A
公开(公告)日：2007-01-10
申请号：CN200610101174.2
申请日：2006-07-05
Applicant: 三星电子株式会社
CPC classification number: G11C7/1051 , G11C5/066 , G11C7/1063 , G11C7/1066 , G11C7/1078 , G11C7/109 , G11C7/1093
Abstract: 一种数据输入和数据输出控制装置和方法，其中在外部输入时钟的一个时钟内，可以存取由m(2n+k)位组成的多个写入或读取数据(其中，m、n和k都是整数)。
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